何VIH（AC）を何ですか？

[phoebex]

こんにちは、全ての

としては、JEDEC規格に定めるとおり、
VIH（DC）は、DC入力がロジックハイ、VIH（交流）はAC入力がロジックハイである。
か
、 またはこのように説明することができます：
"一度は
、 レシーバ入力VIH（AC）を越えており、レシーバがロジック1に変更されます。ロジック1にしている限りは
、 入力VIHを超えて滞在（）直流維持される"と述べた。

VIH直流掃引によってシミュレートすることができます（DC）は、。私の質問方法VIH（交流をシミュレート）です。誰もこれを支援できますか？

ありがとう！

 

[news]

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[Guest]

[No message]

 

[supreet_95]

やあ、
Vihは基本的にはDCの現象ですが、hysterysis効果をいくつかの回路内に存在するため、それVih異なります（）入力信号の一時的な行動に応じて直流。Ŭ（1usまたは1msの）、入力
、 出力のどのŬ Vihを与える以上のクロスを参照して適切な立ち上がり時間を入力PWL波形を与えることができます。1msのように高いの立ち上がり時間はほぼVih（直流）になります。Vihヒステリシスのための立ち上がり時間わずかに依存されます。願って支援することができた。
Supreet

 

[phoebex]

私はあなたとmeturement部分に賛成だが、私は、"ヒステリシスqustionている"。
場合は
、 仕様のACのしきい値電圧を必要とそれに必要なヒステリシス入力する必要はありますか？

私は、CMOS INVとSchmmitトリガINV内でテストケースをしようとしている。
1 PVT条件の下で：
直流掃引結果：VIH（inv）= 0.9Vの; VIH（schm）= 1.13V;
三角形のPWL入力/ ¥¥ 1msのと
、 立ち上がり時間から直流掃引と同じ結果を与える長期DCとして見なされるには十¥分です。

それから私はいくつかの極端な例とした
セットアップ1：
三角形のPWL入力/ ¥¥ 2nsの立ち上がり時間と電圧の振幅を0 am_vaからです。0.9から掃引am_va 1.3〜0.05Vの手順に
検索結果：（すなわち、1.5V）、Vohに到達する
am_va（）= 1.05 inv; am_va（schm）= 1.25
私は2つの値は
、 上記のVIH（）は各invのACであると仮定します。

セットアップ2：
セットアップを1からの違い：
これは1nsの立ち上がり時間を持つ方形波のようなもの 1nsのパルス幅 1nsの立ち下がり時間。
検索結果：
am_va（）= 0.95 inv; am_va（schm）= 1.2
これは非常には、DC結果（シミュレーションステップ近い0.05Vです）

だから、今は再びVIHについて（）の仕様のAC混乱しています。
ときに
、 入力バッファ、どのようなデザインは、VIH満たすことができることを確認（）の仕様のACように設計？

上記の乱雑な説明については申¥し訳ありません。
それを明確にする手助けのため
、 事前に感謝します。

 

[forrestlee]

こんにちは、私は常に"vih（）で"と"vih（）"直流交流混乱しています。
いわゆる"一度は
、 レシーバ入力VIH（AC）を越えており、レシーバがロジック1に変更されます。ロジック1にしている限りは
、 入力VIHを超えて滞在（）直流維持される"と述べた。

ので
、 どこからの定義ですか？

私のメールです
masterlwl（時）hotmail.com

ありがとうございました

 

[dick_freebird]

私は仕様VIH（AC）を見たことがないそれはされて20年
以来
、 私はロジックの一部部品を設計した。まだヒステリシス
ポイントは
、 良いものですが、多くの入力バッファを持つことは
、 少なくとも
いくつかの設計
、 ヒステリシスの場合は
、 行かなければならない
ぶ。

速度が遅い場合ランプLHとの一時的なシミュレーションを行う
出力スイッチポイント、でサンプルでは
、 入力信号は
、になるとあなたのVIH（AC）を。