何ですか?とFPGA異なるのCPLD

Z

ZFDok

Guest
FPGAをなぜ私のダシのプログラムを書くが、okしかしCPLDに書き込む大丈夫ではない?

 
CPLDは、ここから異なるそれらをFPGAでも一覧表¥示する方法多くの。
違いは文字列"次の結果の検索ください見てでは、CPLD FPGAの"
とは違い、これらの大部分をよ学びます。1つはそれらの理由かもしれないこと。

よろしく、イェゴ

 
あなたがウェブサイトザイリンクスアルテラおよびテーマに、この情報をもっと見ることができますを見つける多くのです。
いつ使用するシンセサイザを使用してくださいあなたは、FPGAの魔女と/またはCPLDの応じて、デバイス上のツールを右に実行することができます書き込みVHDLを。時VHDLを書くことは、アーキテクチャを良いデバイスターゲットの練習を知っているあなた。

例:
FPGAはのブロックをメモリすることができます含まれているCLPDのはありません。だからときには、FPGAのブロックをメモリにプログラムメモリをシンセサイザーのウィルは、使用するVHDL。しかし、使用するときに使用して、同じコードをシンセサイザCPLDのメモリラッチします。これらは、ブロックメモリですラッチサイズと比較して額に制限します。シンセサイザーは、実装CPLDのエラーがでてもらいたいと思う。

それはですCPLDとFPGAのために書き込むVHDLコードを可能¥にただし、アーキテクチャあなたの知っている必要がありますします。

挨拶のRT

 
私の問題が解決されますが、私は知らないなぜですか?私ISE7.1を使用して良い非常にしてされていないISE6.2を使用してもいい、私は。

 
明らかにする場合は、"CPLDは、"[OK]をされていない、多分私たちは、問題7.1のISEお手伝いをした。

バグに注意して、多くの7.1はしています。この1つは、ユーザーをかむCPLDの:
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=21168
パックを入手して最新のサービス。

 
深いに行く、u'llは見つけることがない、異なる大規模な人
でウル要件うそ異なる。

 

Welcome to EDABoard.com

Sponsor

Back
Top