何が最大の遷移値は.18/.13プロセスに設定すべきですか？

Z

zyphor

Guest
こんにちは私は0.18または0.13プロセスのプロセスでmax_transitionにどんな値を設定する必要があります必要があります：（
 
こんにちは、私はmax_transitionがあなたのシステム設定ではなく、あなたの心に応じて設定されていると思います。
 
あなたは明らかにそれを説明したいと思います？私はそれが設計ルールだと思うし、Tsmsの規則に従わなければならない、確かに私は、システムクロック速度を考慮する必要があります。
 
やあ、私が意味するあなたのシステムに依存しますが、デザインルールに依存されていない入力の遷移時間です。そして、私はuが良いlibを持っている場合、例えば職人ライブラリに対して、あなたには、いくつかの移行設計ルールがウルlibに既に存在して見つけると思います。だから、uはそれを再定義する必要がない。とuはurの合成の結果を心配している場合はmax_transtionでP＆Rの結果と一致していない、uは物理的なコンパイラを試すことができます。
 
非線形遅延モデル·ライブラリの場合、出力遷移が入力遷移と出力負荷の関数です。あなたが入力遷移時間を定義し、出力は、デザインが駆動しているロードする場合、したがって、その後、すでにベンダーライブラリ（TSMCや....）でdefibedさchange_maximum遷移する必要はありません。
 
しかし、内部ロジックのために、最大の移行の問題はまだ存在しています。何が内部の最大移行時間はに依存？私はそれがプロセスに関連する問題だと思います。
 
こんにちは、あなたのrが正しいzyphor。最大内部遷移はウルテクに依存しています。しかし、それはすでにベンダーによってウルlibに設定している。ので、uはそれを単独で残すことができます。単に入力遷移を気遣う。それでOKです。
 
例としてサムスンのルールを取る：0.18ミクロンプロセスの場合、最大遷移は1.2nsのに設定されています
 
場合、それは静的な信号経路です。それを無視することができます。いったんは、いくつかのcritcalパスにexsist。それは、不要な遷移ノイズを作成することがあります。 CMOSロジックは、そのtransistionで稼動している場合、それはもはや、論理回路のようではないに見えます。アナログアンプは、伝達関数のスロップに依存するようにそれが動作します。あなたのパワーや入力信号（例。100mVのための）小さなスイッチングを得ればそう、それは（元。100mVの* 10 = 1V用）いくつかのスケールにこのノイズを増幅します。したがって、あなたのロジックの誤動作を作る。だから上限に制約にmax_transistion方が良いでしょう。ルールは、この不安定な領域（遷移またはアンプ·モード）は、論理回路のためのより信頼性の高い、より短い時間である。
 
max_transitionは、ロジック0からロジック1と同様にロジック1からロジック0の最大時間を定義します。短く、より信頼性の高いものの、短い遷移時間も大きな領域を意味します。ので、設計者は彼/彼女のシステムとのトレードオフを知っている必要があります。
 
1。ライブラリーに見て、それのための番号は何ですか？ほとんどの図書館は、今日ルックアップテーブルを使用しておりますので、テーブルを超えてはなりません。 2。シグナルIntergrationツールを実行し、長いmax_transition時間は、SIの問題を持つことになります。経験則として、0.13で0.18、1.3 nsで1.8nsを越えない。 :)
 
使用されるスタンダードセルのlibを参照してください。宜しくお願いします。 [QUOTE = zyphor]こんにちは、私はどのような値を0.18プロセスまたは0.13プロセスでmax_transitionに設定する必要がありますする必要があります（[/引用]
 
max_transitionは、DRCルールの一つであり、ライブラリによって決定されます！
 
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