何かのif - else'文は合成?

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GeekWizard

Guest
私はマルチプレクサ知っているスイッチのケースに合成文が。

に何を'のif - else'または'場合、ElseIf'合成ステートメントは?

ありがとうございます。

 
それは本当にimpliment依存何としている場合は。また、ステートメントを保つ心のときにケースを使ってあなたがあなたがmashine状態のimplimetingですが、それはマルチプレクサとしてimplimentigされていません。あなたがデザインをすることができますのモデルを参照してくださいRTLに使用Simplfy

よろしくお願いいたします。

 
組合せ回路...........ときにコードののif - else statmentsはほとんどしまおうに合成

しかし、ポドラチコフは.............シアド、実装しようとして実際にある場合に依存か

 
私はコードをVHDLの理解午前しようとする。

私は信じて'ステートメントをで、それ以外は-ネストされたifのコードが構¥成されるように順序回路'のプロセスは次: -

/ /
プロセス(リストパラメータの-)
始める

場合(条件)を


elseif(条件)を
場合(条件)を

他の(条件)を


elseif(条件)を




など......に

エンド場合はtrue。
工程;
/ /

何だと合成構¥造顔好きですか?

恩赦自分の無知が、私はこれに新たなんだ。

Thnakする。

 
私はこれが必要ですがあなたは確かになぜ。ルLUTを、ALUTあるため、降りてくるだろうferstiveal内のFPGAにかかって何famalyて使用して/あなたは、ベンダ
第二に、すべてのベンダーがimplimentにあなたがしようとしているコーディング関数論理に基づいてピッキングを開くステートメントをスタイルには、ガイドラインを
第三にレオナルドや簡素化syntezisはツールのようなimplimets提供するコードはあなたの能¥力参照してください方法を示します。
たとえば、記述することができます使用する場合、我々はMUXを定期的に取る:
1。している場合、ELSIFは文
2。選択信号assigment平方インチアウト<= IN1が他のときに....
3。Caseステートメント
ご覧の通りことができます私はMUXを指摘implimetingの方法がありますが(ただし、かもしれない多くのIは専門家)一番下の行recoursesのです時間がかかるとまったく同じでしょうが、機能¥は同じでしょうか正確にします。しかし、コーディングスタイルが異なる全く幸運を祈る!よろしくお願いいたします。ポドラチコフ

 
VHDLでは、のif - then - else文は、エンコーダを生成piorityの。ケースステートメント
マルチプレクサを生成する単純な。

武装ヘリコプター

 
クロックイベントのif - elseifはコンポーネントレジスタ合成するレジスタ回路、または。(例えば、シフトレジスタとカウンタがあります。)

クロックイベントがなければ、elseifは、いくつかの例がないため、割り当て-ラッチ合成する。

クロックイベントがなければ、elseifは、すべてのケースの割り当て-論理ブール低減します。

次のコード(fがケースごとに定義さ)
コード:

= '1場合のその

fはの<は=ワット;

elseif b = '1'を

fのの<= ×;

elseifのC = '1'を

fはの<= yは;



fのの<= zの;

エンド場合はtrue。

 
これは、コードがあなたの最大。
組み合わせのほとんどは、回路がマルチプレクサ優先すべきこと。
しかし、本接続するために、多分等又は有効の本接続またはリセット

 
Theoratically上記のすべての議論は正しいです。しかし、私は言った"theoratically"...
ツール場合sysnthesisのまともなあなたが使用して、それは方法良い非常になる最適化ロジックを。したがって、エンコーダpreorityのこととして可能¥性があります参照してくださいいくつかは、一部をのマルチプレクサとして実装ロジック。
ツールは、基本的に通過するネストされた場合tatementsとgeneratllyタイミングを最適化する回路を配置するとします。プロセスでは、この、それは遅延ロジックがある最小あるいは単純なゲートにことを確認し、エンコーダと使用するすべてのマルチプレクサの組み合わせをします。
;合成ための場合は、参照してくださいアウトspittedエンド設計ツールはショックが準備のために!

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