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[cadence_85]

VHDLの、超高速集積回路ハードウェアdescrition言語、ASICの設計、Verilogのは、Oracle、Orcad、PSpiceのPlsのplsは賛成説明大きなreallyaそれがされる

 

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[aryajur]

VHDLの言語です非常に高速集積回路（超高速集積回路）のハードウェアの説明。これは、回路です商品の標準化言語デジタル記述でIEEEに。これは、コンピューター言語のようにすることができますが書かして説明回路が作製やすることができますがシミュレーションを行った。
ASICは、（特定用途向け集積回路）の設計作業を、特定のICのがデザイン、アプリケーション、特定の言う、例えば静電容量センサまたは多分デジタルICいる。
Verilog）に対応している別のハードウェアの説明のように構¥文よりVHDLの異なる（ただしと言語C
Oracleは、システムされたデータベースの管理。
Orcadデザインを、ソ¥フトウェアレベルのボードツールです。また、機能¥を持つ設計PCBが。
PSpiceのに来るとORCADはスパイスのバージョン回路をシミュレートします。