E
Edward_2288
Guest
こんにちは、どのようなコードは以下のVerilogのです差は?合成それぞれのことになるか
するには?
感謝します。
常に@(posedgeのCLKのかnegegdgeリセット)
始める
(もし!リセット)
質問<= 1'b0;
他の場合(Ä == B)を
質問<= 1'b1;
他
質問<= Dの;
終了
常に@(posedgeのCLKのかnegedgeリセット)
始める
(もし!リセット)
質問<= 1'b0;
他
始める
(存在する場合== B)を
質問<= 1'b1;
他
質問<= Dの;
終了
終了
の最後の編集時間2004年11月16日午前3時32分;編集回数:1 Edward_2288合計
するには?
感謝します。
常に@(posedgeのCLKのかnegegdgeリセット)
始める
(もし!リセット)
質問<= 1'b0;
他の場合(Ä == B)を
質問<= 1'b1;
他
質問<= Dの;
終了
常に@(posedgeのCLKのかnegedgeリセット)
始める
(もし!リセット)
質問<= 1'b0;
他
始める
(存在する場合== B)を
質問<= 1'b1;
他
質問<= Dの;
終了
終了
の最後の編集時間2004年11月16日午前3時32分;編集回数:1 Edward_2288合計