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Edward_2288

Guest
こんにちは、どのようなコードは以下のVerilogのです差は?合成それぞれのことになるか
するには?
感謝します。

常に@(posedgeのCLKのかnegegdgeリセット)
始める
(もし!リセット)
質問<= 1'b0;
他の場合(Ä == B)を
質問<= 1'b1;

質問<= Dの;
終了

常に@(posedgeのCLKのかnegedgeリセット)
始める
(もし!リセット)
質問<= 1'b0;

始める
(存在する場合== B)を
質問<= 1'b1;

質問<= Dの;
終了
終了
の最後の編集時間2004年11月16日午前3時32分;編集回数:1 Edward_2288合計

 
通常uのスタンダードセルlibswhenのゼロ主張される出力をするピンリセット。

コードでは2番目のの出力を以来、書き込みが1ている間に
!は.. [リセット]そのピンはフリップフロップの接続されるPINを設定する非同期...

ofcourseのの(A == B)の一部のロジックを推測するいくつかのコンボ

役に立てば幸い、これは

-9
の最後の編集時に2006年4月2日13時00分;編集回数:1 eda_wiz合計

 
エドワード、どのような質問で平均であるあなたの?クリア質問=>クリア回答

 
Edward_2288は書き込み:

こんにちは、どのような次のVerilogコードの違いは何ですか?
合成されるそれぞれのどのような

するには?

感謝します。常に@(posedgeのCLKのかnegegdgeリセット)

始める

(もし!リセット)

質問<= 1'b0;

他の場合(Ä == B)を

質問<= 1'b1;



質問<= Dの;

終了常に@(posedgeのCLKのかnegedgeリセット)

始める

(もし!リセット)

質問<= 1'b1;



始める

(存在する場合== B)を

質問<= 1'b1;



質問<= Dの;

終了

終了
 
それはainterestingだ本当に...
とにかく、両方の最初と2番目は、本接続リセット非同期になることが合成。
しかし、私は、と思うの違いは
1つ目は(Load_EN本接続するとされますがA == B)は、
2つ目は本接続の前にマルチプレクサされます。
これは歓迎されて私の意見では、される議論のいずれか

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑顔¥" border=¥"0¥" />
 
最初の1つが合成(RESET)をしないための非同期接続リセットです。しかし、2つ目はなる合成(RESET)をしないための非同期接続セットです。リストから、常にお持ちの追加(にnegedgeリセット)。他の部分は等価になります。

よろしくお願いいたします。


 
、こんにちは

申¥し訳ありませんが混乱を任意に発生します。

2番目のコードは、上記の代わりに必要である"場合は(リセット)質問<= 1'b0"""の場合(RESET)を問
<= 1'b1"。

私の言いたいことはです:
1。両方か、またはレジスタまたはそれらがされる合成に組み合わせロジック?
2。それらいる違いが間に彼らは?
3。どちらが良いですか?

感謝します。

 
引用:

:1。
彼らは組み合わせロジックやレジスタ、またはその両方に合成されるのだろうか?

 
スタイル最初の観測を1として私のDの意志を与えるからエンコーダを優先入力フリップフロップはどこに2番目のそののマルチプレクサ2:1、隣家のいずれかを与えることですで1つの出力を、&マルチプレクサのDのが出力フリップフロップの入力に、他の値は定数。

 
彼らの両方がレジスタの非同期に合成されますがあります。2番目のリセットposedge必要がありますが""
私は"構¥文の言語はない"知って記述するウィルは、何が起こる場合warining書かれたように、多分キャンセルまたはノーリセットではなく、最初のそれよりもまずは回路を記述する言語です使用される。

 
こんにちは、supercst ...リセットなぜ2番目のposedgeのこと1つのですか?『THX

 
私はデザインの両方を、試してみるが、それをDCの精緻化コンパイル、大文字と小文字の2つのと同じです。彼らは同じですし、リセットされる非同期のすべての登録します。

 
やあ、すべての
そのコードの標準ガイドまたはVerilogで今コーディング我々は、DCは非常に聡明な場合、その結果は非常に厳しい
そろい。
私たちはもの複雑にに必要置く時間を。
たとえば、テーブルの上を見て、別の"についてのトピック"

 

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