レイアウト前後LNAのもパフォーマンスの劣化

W

wireless man

Guest
こんにちは、誰もが、今、私はLNAを設計しています。レイアウトする前に、ゲインは約[色=赤] 18デシベル[/色]、quiescient現在の[色=青] 16.7ミリアンペア[/色]です。ただし、レイアウト後に、ゲインは[色=赤] 15デシベル[/色]、およびquiescient電流は[色=青]約14.5ミリアンペア[/色]です。ゲイン·ロスは[色=赤] 3デシベル[/色]と高い。私はquiescient電流16.7ミリアンペアに等しいようにVDDレベルを上げるときでも、利得の損失はまだ2.5デシベルである。誰か私にこのあまり利得劣化の理由を伝えることができますか？私はときに、デザイン[色=青]レイアウト[/色] LNAのにもっと注意を払う必要があります何を？本当にありがとうございました！
 
電源設計を確認してください。正確なVDSを得るためにゲート電圧を調整します。
 
レイアウトの前に、VGS = 663mV、VDS = 452mV。レイアウト後に、VGS = 647mV、VDS = 447mV。この変化は、3dB利得低下につながると思いますか？
 
VGS> Vdsがありますか？私はそれが飽和状態に駆動することができると思いますか？動作周波数とは何ですか？ LNAのソース端子が接地されているか、すぐにどんなフィードバック技術が使われていますか？あなたは、デザインを共有することになります？
 
事前シミュレーションの結果：VGS = 663mVで、Vth = 502mV、VDS = 451mV、Vdsat = 147mV。 VGS = 647mVで、Vth = 502mV、VDS = 447mV、Vdsat = 139mV：シミュレーション結果を投稿してください。トポロジーは、古典的なカスケード誘導ソース縮退です。 plsは添付の項を参照してください。感謝
 
どの周波数であなたは上で動作しますか？？これはかなり重要です。なぜインダクタのモデルは、直列抵抗をカバーしていない？なぜそんなにモデルはプリミティブです..インダクタ間sustrateやカップリングに直列抵抗、寄生容量..等があるはずですあなたがそう単純なモデルを使用する場合は、もちろん、あなたはレイアウト（抽出）と回路図の間に劣化を見つけることができます..特に高い周波数では、この劣化は明らかに高くなります..
 
回路図では、相互接続する送電線を見つけることができません。帰還インダクタは0.45 * 3はそれだけ0.15nHを提供することを意味しています。しかしNM1からインダクタにライン（レイアウト内）によって与えられたインダクタンスは（私は思う）この問題を引き起こしている
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top