ループエラーが2008 10:56 Verilogの09

O

omara007

Guest
こんにちは人

私は現在
、 次のMUX Verilogのコードがあるん
です ：

コード：入力[ 29:0 ] port0 ;

入力[ 29:0 ] port1 ;

入力[ 29:0 ] port2 ;

入力[ 29:0 ] port3 ;

入力[ 29:0 ] port4 ;

入力[ 29:0 ] port5 ;

入力[ 29:0 ] port6 ;

入力[ 29:0 ] port7 ;] SELが[ 7:0登録;[ 29:0 ] mux8to1登録; / /マルチプレクサ8月1日にいつも@ （ in0 、 in1または平方インチまたは立方インチまたはin4またはin5またはin6またはin7またはSELが）

casex （ ）のSEL

8'bxxxxxxx1 ： mux8to1 = port0 ; / / port0選択

8'bxxxxxx10 ： mux8to1 = port1 ; / / port1選択

8'bxxxxx100 ： mux8to1 = port2 ; / / port2選択

8'bxxxx1000 ： mux8to1 = port3 ; / / port3選択

8'bxxx10000 ： mux8to1 = port4 ; / / port4選択

8'bxx100000 ： mux8to1 = port5 ; / / port5選択

8'bx1000000 ： mux8to1 = port6 ; / / port6選択

8'b10000000 ： mux8to1 = port7 ; / / port7選択

デフォルト： uumux32to1sp = 0 ;

endcase

 
ū整数インデックスを宣言した。

インデックスは
、 インデックスされておらず
、 一定の制限を
知っている 場合は、変換する場合は
、 整数インデックス; - > [
午前5時00分 ]このようにインデックスをいくつかのことをして
、 ツールの登録
は、 ハードウェアを構¥築すると
、 正確に知ることができるインデックスの制限します。

 
dcreddy1980書いた：

ū整数インデックスを宣言した。インデックスは、インデックスされておらず、一定の制限を知っている場合は、変換する場合は、整数インデックス; - > [午前5時00分]このようにインデックスをいくつかのことをして、ツールの登録は、ハードウェアを構¥築すると、正確に知ることができるインデックスの制限します。
 
私は完全にj_andrと、彼は正しいことは
、 ベクトルの範囲については
、 私は単純にそれについて忘れてしまったし
、 whileループのことを考えに同意

 
コード：

モジュールxyzを

（

入力[ NrOfPorts_Width - 1 ： 0 ] SELが、

入力[幅* NrOfPorts - 1 ： 0 ] portx 、

出力登録[幅- 1 ： 0 ] ux8to1

） ;= 2 NrOfPorts_Widthパラメータは、

NrOfPorts = 2 ** NrOfPorts_Width 、

幅= 4 ;整数I 、 j ;

登録[ NrOfPorts_Width - 1 ： 0 ] sel_tmp ;

登録を有効にする;いつも（ * ） @

開始する

（はJ = 0 ; j < NrOfPorts_Width ;はJ = j 1 ）

開始する

場合（ [ j ] == 1'b1 ） SELを開始

sel_tmp < = j ;

有効にする< = 1'b1 ;

終わり

他の開始

sel_tmp < = 0 ;

有効にする< = 1'b0 ;

終わり

終わり

終わりいつも（ * ） @

（
 
omara007書いた：

/.../この通知になりましたか？
 
dcreddy1980 ..場合は
、 追加（有効にするの機能¥を説明する
） 信号をしていただけますか？..2 分後に追加：j_andr書いた：omara007書いた：

/.../この通知になりましたか？
 
罰金としている場合は
、私 は私の推論dont取得ラッチ信号を有効にし、 ūは論理的推論ラッチの生成を有効に除去することができます

 
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