リソ¥ースの使用率を減らす- AESのFPGAを

[deepamj]

AES暗号化のため私は海のVHDLコード/は
、 行動のシミュレーション時に罰金を実行復号化。アルゴリズムの大部分のテーブルのルックアップを使用して実装されます。合成...................を実行していた1日の待機の後だけど、合成だスライスLUTを過剰に使用された。

ソ¥フトに似たもので、ハードウェアの何かを解放するための手段といくつかのラッチの再利用、一度は
、 初期関数に行われますか？

のPL誰も応答

 

[Guest]

[No message]

 

[Syswip]

こんにちはdeepamj、

最初に、FPGAのRAMは
、 あなたのLUT（AESのSBOXes）にロジックを削減するマップにしてください。場合は
、 いつでもAESのコアを最適化することに役立つことはありません。
また、40 20 10デザインすることができます...クロックサイクルのコアの性能¥に依存します。

Bests、
Tiksan
http://syswip.com

 

[deepamj]

HELOコマンドtiksan

返信いただきありがとうございます。

私はFPGA内の初心者だ。Ŭ何が"ラム"や10,20,40 .... clkサイクルのコアLUTをマッピングすることによって作られている手の込んだことができます。
。それ参考にされる

返事を期待

 

[tariq786]

あなたのブログや検証IPを共有するためのあなたに帽子を脱いtiksan

 

[Syswip]

もし誰かが私のブログに役に立つが見つかりました私は本当に満足している

<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"とてもハッピー¥" border=¥"0¥" />本当にありがとうございます

<img src=¥"http://www.edaboard.com/images/smiles/icon_exclaim.gif¥" alt=¥"感嘆符¥" border=¥"0¥" />

 

[tariq786]

deepa、そのような方法では、FPGAのRAMが推論を取得またはFPGAのRAMをインスタンス化し
、 プログラムsboxに使用してsboxコードする必要があります。ここでは役に立つかもしれない1つのリンクを開始することです

http://www.dilloneng.com/documents/howto/ram_inference

ブロックRAMのFPGAの推測のためのgoogle

 

[Syswip]

こんにちはdeepamj、

このAESのVHDLの中核を成すopencores.orgです。それはあなたの役に立つことができます。
私はこのデザインについては何も言うことはできませんが試していない。

最高のよろしく、
Tiksan
申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するためにログインが必要です

 

[irfan449]

感謝uhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhh