リズムで実行するのVHDL

[jowong1]

誰かは、Cadence環境でVHDLファイルを実行している経験を持つ場合はこんにちは、私は思っていた。私は何を意味するがdesign.vhdのいくつかのVHDLファイルを書き込み、そのして、リズムsupposinglyインにされ、それが実体と構造とシンボルを生成します。私が得たので、これは、限りですが、私は私は2つの問題が発生するには、それをシミュレートしようとすると：VHDLは、デジタルなので、私は使用している場合アナログ環境は、すべてアナログです1）私は確信して私の刺激が何であるかではない。 2）これは、このような何かを言い続けて"エラー：ネットリストは：できないビューのリストで定義されているビューのいずれかに降りて："妖怪cmos_sch cmos.schエンティティの構造模式verilogaのAHDLを、しかしで"セル試験のインスタンスI4のために。"少なくともエンティティと構造cellviewは、インスタンスI4の利用いただけます。私が何か間違っているか？ありがとう

 

[edaguy69]

使用Cadence社のレーザドップラ振動計。

 

[spweda]

LDVは、もはやケイデンスでサポートされていました。これは、ケイデンスに置き換えられています。

 

[gerryhsu]

[引用符= spweda] LDVはもはやケイデンスでサポートされていました。これは、新しいバージョンでIUSのと呼ばれるのIncisive [/引用] LDVによる置き換えられて

 

[jowong1]

こんにちは、私はIUSのパッケージをインストールでしたが、私はAMSDesignerでVerilogを行うように見えることができますが、VHDLを、それは私が特定のcellviewsに下りることができないという。 VHDLは"エンティティ"と"行動"のような見解を持っているので、動作に私のブロックのIバインドのいずれか、それは行動的に定義されているので、それはそれは行動cellviewに降りることができないという。私は行動ビューを生成する方法を使用するされているVHDL、すべて助けてくれてありがとうで