ラムのFPGAの使用率のスライス

[Guest]

こんにちは..

私は..ラムの64x16のコードをした書面以下
合成後のレポートは％表¥示、スライス41の利用があります。

ありえないことも多く..することはできます私は最小面積が占めていた。？
イムは、制約に新しいので、制約、地域間のそれはとすることを得たものです。？

ここにコードを示します。

ライブラリのIEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;

エンティティRam_1kは
ポート（アドレス：STD_LOGIC_VECTOR（15 downto 0）;
SELに：トライステートに。
RWの：トライステートに。
準備：アウトトライステート;
データ：inoutのSTD_LOGIC_VECTOR（15 downto 0））;
エンドRam_1k;

アーキテクチャ行動はRam_1kです

始める
プロセス（addrは、SELをは、rw）
タイプt_mem）は配列（0〜63）のSTD_LOGIC_VECTOR（15 downto 0;
変数mem_data：t_mem：=
（"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"、
"0000000000000000"）;

始める
データ<="ZZZZZZZZZZZZZZZZ";
準備<= '0';

場合SELに= '1'を
場合RWの= '1'を
データ<= mem_data（CONV_INTEGER（addrは（15 downto 0）））nsの後に1;

準備<= '1';

ELSIFはRWの= '0'を
mem_data（CONV_INTEGER（addrは（15 downto 0）））：=データ;
エンド場合はtrue。
他
"ZZZZZZZZZZZZZZZZ"の後には1 ns =データ<;
エンド場合はtrue。
工程;
最後には行動;

 

[echo47]

合成にどのような種類のデバイス？同期する場合です覚えているブロックRAMは、それがある近代的なザイリンクスしてFPGAをとブロック、RAMを。あなたのRAMのデザインは、ファブリックを論理が必要クロックを使用して悪い、それ以外の場合は非常にそれはなる合成する。

私はXSTを取るのISEザイリンクス使用してあなたが合成。RAMをブロックすることができます推論XSTは、特定の方法ほどであなたはHDLをあなたの必要に書いてください。を参照してテクニック"XSTユーザーガイド"の章"HDLのコーディング"セクション"ラムおよびROM"。これは、例を示しますVHDLの。
の最後の編集時に2007年6月24日11時51分;編集回数：1 echo47合計

 

[Guest]

[No message]

 

[Guest]

ありがとうエコー..返信用

ラムは、ザイリンクスFPGAのXC3s200の標的にされた

urと右に、麿haventリストポートに含まれて時計を...

以来、イム本の新しいものにペリーからダグラスのコードをこの私がコピーし、それを合成してみました。

 

[echo47]

ザイリンクスFPGAはのテクニックを必要とする特定のコーディング多くの特別な機能¥を。すべての新しいザイリンクスのデザイナーは"テクニック必要があります読み取り全体XSTを手動章"HDLのコーディング。もう一つの良い章では、"は"VHDLの言語サポート"または"Verilogの言語のサポート。

グッドラック！