メモリの種類としてブロックRAMとFIFOを使用する際の問題

[Zhane]

私はザイリンクスCOREGENを使用して、メモリの種類としてブロックRAMを持つ2つの独立したクロックFIFOを作成しました。私は幅のためにそれを設定：5および深さ：65K。私が間違って行くのですかどこ総容量は320Kビットであるべきですが、私のFIFO出力フル信号は、私はデータの32kbitsで書いて管理する前であっても積極的なように思える私は、私の実装でブロックRAMを使用しています他には何もありません誰もが任意のアイデアを持っているのでしょうか？

 

[saikat]

どのようにFIFOがいっぱいでしたか？ただし、entryとなし、5ビット幅の信号ベクトルを使用する必要があります。このエントリの65K-1の最大値である必要があります。でも、あなたのデータが唯一の2つまたは3つのビット幅です、あなたは0のバックアップパッドに持っており、それFIFOの5ビット幅のエントリを確認します。 FIFOのクロックは、連続して実行し、操作がchip-enable/port-enable信号によって制御されるべきで、読み取り/書き込みがあります。

 

[Zhane]

私は私が送る事が唯一の5ビットであることを確認した。私の時計は連続しても実行していて、私の書き込みと読み出しの信号を読み出して、ポートを有効に書き込むことによって制御されます。しかし、私は65000-1 5ビット以上で送らないと思う..私はそれから得た出力のみほとんど32kbitsです...そして全信号が思い付いた原因。私はそれが書いているFIFOを読み取ることができますか？

 

[salma ali bakr]

あなたは、2つの独立した読み出しを持っており、信号を書いていない？問題は、それへの書き込み中にFIFOからの読み出し時に次に何ですか？？

 

[Zhane]

[引用=サルマアリバクル]しない、2つの独立した読み出しを持っており、信号を書き込む？問題は、それへの書き込み中にFIFOからの読み出し時に次に何ですか？？これが問題の原因であるかどうは、[/引用]屋JUZは思って..私はカントyiを傾ける全体FIFOを使用する他の理由を考える

 

[salma ali bakr]

あなたは、読み取りおよび書き込みのために、同じクロック周波数を使用している？

 

[Zhane]

[引用=サルマアリバクル]あなたは、読み取りおよび書き込みのため、同じクロック周波数を使用していますか？？[/引用]異なるクロック·ソースも異なっている

 

[salma ali bakr]

あなたは、ラムが空から始まっていることを確認ですか？あなたの完全なフラグがどのように記述されている？

 

[Zhane]

[引用=サルマアリバクル]ラムが空開始よろしいですか？どのようにあなたの完全なフラグが記述されている？[/引用]私は私のFPGAに詰め込むの新しいコピーをダウンロードしてください...このリセットは、空のステージに私のラムではないでしょうか？私はあまりにもFIFOのリセットをトリガた...私はちょうど私のFPGA上に導いたに私fifo_fullを出力...と導いLITSアップfifo_fullが1であるたびに

 

[salma ali bakr]

あなたのFIFOがフルまたは空の場合、私が言いたいのは、どのようにテストすればよいのでしょう？コー​​ド？

 

[Zhane]

[引用=サルマアリバクル]私が言いたいのは、あなたのFIFOがフルまたは空である場合、どのようにテストすればよいのでしょう？コー​​ド？[/引用] FIFOコンポーネントそれは私はそれがいっぱいになっていないか確認するためにこれを使用していっぱいになったときにアクティブになり、出力信号としてfifo_full

 

[salma ali bakr]

なるほど... OK、これは非常に奇妙なことです..それは実際に完全になる前に、それが完全だと..！あなたは私があなたのデザインをチェックしたいと思います？私は今日この後を行うことができます

 

[Zhane]

[引用=サルマアリバクル]なるほど... OK、これは非常に奇妙なことです..それは実際に完全になる前に、それが完全だと..！あなたは私があなたのデザインをチェックしたいと思います？私は今日この後 [/引用]どのように私はあなたがチェックしてみましょうべきを行うことができますか？あなたのコードメール？

 

[salma ali bakr]

YAH ...ちょうど私にPMに必要なファイルを送信...

 

[Zhane]

送信

 

[ihearme]

私の2セント...ザイリンクスのFIFO Generatorで、有効/無効にするフラグを選択し、3ページの "フル·フラグリセット値"があります。それはどうしてですか？

 

[saikat]

あなたの書き込み制御信号を監視します。これは、1つのクロック·サイクルの間アサートする必要があります。これは、複数のクロック·サイクルの間アサートされた場合は、同じデータを繰り返し、FIFOの中に入ります。

 

[Zhane]

私はいくつかのクロックが、すべてのクロックDATAIN変更のための時計を持っていた....​​ので、私は実際には差分データで書いたと予想通り私の出力が出てきた。フルフラグリセット...それは何を行いますか？

 

[ihearme]

フルフラグのリセット値は、のLogiCORE FIFO Generatorで設定することができます。 （添付の写真を参照）FIFOフルフラグは、あなたがそれでデータがないにもかかわらず、 "完全"とリセットから出てくることができます。私は、彼らがこの機能を持っている理由はよく分からない。私は一度このバグがありました。

 

[satyakumar]

我々は分散RAMを使用する場合は、FIFOの世代ではそれだけでなく、地域に影響をするつもりですか？私はそれは効果のタイミングを知っている。