ポートのVerilog inoutの

[wjxcom]

こんにちは、すべての：どのようにVerilogでinoutのポートを使用するには？私はこのように書く：

データを割り当てる= en_in？inout_port：4'bzzzz;
inout_portを割り当てる= en_out_one？data_reg_one：4'bzzzz;
＆割り当てるinout_portを=（en_out_twoを！en_out_one）？data_reg_two：4'bzzzz;

ここでデータは、data_reg_one、data_reg_twoは、CPLDレジスタの内部は、inout_port信号を、入力と出力タイプ、en_out_oneを有効ですen_out_twoは。

このQuartusIIため、右の2つの文記載されて上にあるの警告は、私は知っている：データの競合。

 

[Guest]

[No message]

 

[tarkyss]

データ信号regのですか？
データを割り当てる方法することができます= en_in？inout_port：4'bzzzz;
信号のinoutの
通常、あなたが必要と信号を定義し、別の間。

 

[wadaye]

こんにちはwjxcom、

あなたはそれをしたい実装していないようなツールは双方向性のbetternインスタンスIOを行うには、コード内でrtlのあなた。

 

[wjxcom]

こんにちは、tarkyssは：詳細希望の詳細この問題をあなたが教えてください。