Aug 27, 2011 #1 G giggs11 Guest HII、静的タイミング解析は、パスの遅延を検査するために実行されます。私はまた、いくつかの設計フローでそのレイアウト後のタイミング解析も検証プロセスの一環として行われるに気づいた。私はプライムタイムがどのようにいずれかのプライムタイムを使用してポストレイアウトのタイミング解析を実行したり、それが最初の場所でも可能ですありませんを使用してSTAを行っている..？おかげ。
HII、静的タイミング解析は、パスの遅延を検査するために実行されます。私はまた、いくつかの設計フローでそのレイアウト後のタイミング解析も検証プロセスの一環として行われるに気づいた。私はプライムタイムがどのようにいずれかのプライムタイムを使用してポストレイアウトのタイミング解析を実行したり、それが最初の場所でも可能ですありませんを使用してSTAを行っている..？おかげ。
Aug 27, 2011 #2 W wadaye Guest こんにちはgiggs11：あなたはレイアウトの前と後のSTAを実行する必要があります。我々は、ゲートレベルのポーズ - レイアウトのSTAのPT使用するには、そのサインオフをすることができます。もし、回路レベルのSTAを実行する場合、PATHMILLはツールとなるでしょう。あなたはlauoutの連中はあなたを提供するから、ゲートレベルのネットリストとSDFとRCをゲートレベルポーズレイアウトSTAを行うことができます。覚えておいて、レイアウト後に、CTは本物ですので、クロックが制約を変更する必要があります。
こんにちはgiggs11：あなたはレイアウトの前と後のSTAを実行する必要があります。我々は、ゲートレベルのポーズ - レイアウトのSTAのPT使用するには、そのサインオフをすることができます。もし、回路レベルのSTAを実行する場合、PATHMILLはツールとなるでしょう。あなたはlauoutの連中はあなたを提供するから、ゲートレベルのネットリストとSDFとRCをゲートレベルポーズレイアウトSTAを行うことができます。覚えておいて、レイアウト後に、CTは本物ですので、クロックが制約を変更する必要があります。
Aug 27, 2011 #3 L linuxluo Guest こんにちは、あなたのdeisgnは0.25um未満の場合は、そのためには、サインオフするためにプライムタイム- SIを使用するか、またはそのようなケルト/ CTE / voltagestorm / signalstromとしてCadenceツールを使用することをお勧めします。彼らはまた、サインオフツールです。
こんにちは、あなたのdeisgnは0.25um未満の場合は、そのためには、サインオフするためにプライムタイム- SIを使用するか、またはそのようなケルト/ CTE / voltagestorm / signalstromとしてCadenceツールを使用することをお勧めします。彼らはまた、サインオフツールです。
