ポストフィットシミュレーション問題は、助けを必要と

[shalky]

私は以下のようにコードの一部を書くのverilog使用
コード：常に@（posedge CLK）は

始める

第1四半期<=シン;

第2四半期<=第1四半期

（もし第2四半期＆第1四半期）

第3四半期<= 1'b1;

他

（もし！第2四半期＆＆！第1四半期）

第3四半期<= 1'b0;

第4四半期<=第3四半期;

終了

 

[Guest]

申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[构]

なぜ悪いことであることが思うに、結果は？あなたが時間を設定している違反したとき。このように結果''1ことが'0'または。また、これは人生リアルタイムに発生します。

 

[shalky]

おかげで构造FVMに！

私は、期間を波形長く貼¥り付け、以下をご覧ください。

さて、第4四半期信号はnoです。すべてのため一部で仕事をすることはできません回路が。どのように対処するには？
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての