ヘルプ！

[saiaoying]

こんにちは！

順序では
、 カレントミラー回路より良い一致できるように、私のレイアウトで、いくつかのダミーMOSFETの場所は
、 回路図、そのときにiはLVSをチェックしてのdrawedはありませんが、それは常に
、 ダミーMOSFETのunmatchが私に示しています。

どのようにこの問題に対処するか？

 

[Guest]

[No message]

 

[safwatonline]

図で描く！

 

[Guest]

彼らは特別なルールを無視することができます。ディーバでは、それはルールのプルーニングと呼ばれる"によって定義されてpruneDevice"。
しかし
、 もし
、 ダミーデバイスの回路図でそれらを含む回路との接続が適しています。

 

[Guest]

これらのMOSFETをGNDにするには
、 すべてのポートを短絡させる。適切に記述さLVSのルールは
、 これらのダミーのデバイスを無視します。

 

[road_0506]

短いすべての端子をVDDに場合、PMOSとVSSへの場合、NMOSの...
この問題を解決する...

 

[wenadinho]

皆さんは、"レイアウトのパラレルデバイスの"比類のないゲート長が何かを得るのですか？これは通常、LVSのは、"ネットリストの論理"が一致したが表¥示されます私の場合はその後、私だけで、それは無視されます

 

[evilguy]

何を使用しLVSは？場合を使用してタナーそこLVSの設定で短絡デバイスを無視するルールがLVSの。