プライムタイムで計算を遅らせる

[Mahzad]

任意の体が知っていますか、1。それはどのようにそうである場合、ブラックボックスを取り除くことは可能ですか？ 2。回路全体の最大遅延を計算する方法は？ありがとうございます。

 

[jbeniston]

[引用= Mahzad]はすべてのボディは知っています、1。それはどのようにそうである場合、ブラックボックスを取り除くことは可能ですか？ [/引用]現在それらを持っていない細胞のためのタイミング·ライブラリを提供します。 [引用= Mahzad]はすべてのボディは知っていますか2。回路全体の最大遅延を計算する方法は？ [/引用] report_timing-FROM-TO？

 

[Mahzad]

こんにちは、私はすでに。synopsys_pt.setupに。synopsys_dc.setupファイルからリンクライブラリを対処することによって最初のものを解決した。二つ目については、私は一つの特定のタイミングアークをsepcifyしたくありません。私は別のタイミング·パスをexaminと最悪の遅延を指定するには、プライムタイムが必要ですが、report_timingとreport_delay_calculationはこのように動作しません。私はまだそれに取り組んでいます。どのような方法をありがとうございました。

 

[raju3295]

私が提案することができます一つのことは、、、パスグループを作成し、別々のパスのタイミング情報を取得するタイミング解析を行う、、、、私は主にcadneceのツールと​​連動させることである、これはPTにwrkingされるかわからない

 

[rjainv]

正確に言うと、クロックを定義する入力/出力の遅延を抑制する、クロック関係を（いくつかのクロック·ドメインが非同期である場合は、falseパスとして宣言する）を定義します。それからちょうど任意の引数を指定せずに "report_timing"を行う。これは、クロック·ドメインのそれぞれの上部違反を出力します。それが彼らのクロック·ドメインに基づいて別々のパスグループにグループ化する入力および出力に意味をなさないと思います、そうでない場合はフロップパスレポートにフロップが乱雑になります。

 

[Mahzad]

私はこれを試してみましたが、デザインは非同期です。回路のほとんどは、1クロック·サイクルで動作しますが、クロックサイクルの可変数を完了する必要がありますつのコンポーネントがあります。他のいくつかの組み合わせcomponenetsもあります。したがって、最終的な出力コンポーネントがクロッキングされません。たぶんこれは問題になります。戦車いかなる方法。

 

[rjainv]

[QUOTE = Mahzad]私はこれを試してみましたが、デザインは非同期です。回路のほとんどは、1クロック·サイクルで動作しますが、クロックサイクルの可変数を完了する必要がありますつのコンポーネントがあります。他のいくつかの組み合わせcomponenetsもあります。したがって、最終的な出力コンポーネントがクロッキングされません。たぶんこれは問題になります。戦車いかなる方法。[/引用] 1。デザインが非同期である場合は、間違ったツールを拾っている。私はデザインが同期していると仮定しています、あなたはどちらのタイプミスがあったか、混乱しています。 2。プライムタイムであるデフォルトでは、すべてのパスが1サイクルパスであることを前提としています。あなたが複数のサイクルで動作するように設計されているパスにフロップフロップを有していた場合、その制約を設定するためにゴールデンタイムのコマンドを使用します。私はプライムタイムコマンドは 'set_multicycle_path'または類似した何かだと思います。 '助け*マルチ*'あなた右側のコマンドに取得する必要があります。 3。何がクロッキングされませんされている出力コンポーネントによって言っていることは共通である。あなたは、正しいクロックに対するこの出力端子/ポートのために右set_output_delayを与える必要があります。