フリーSystemVerilogのツール

[Mike_D]

SystemVerilogをサポートする任意のフリーのツールはありますか？私は仕事でCADツールと設計手法（幸いにもほとんど白紙状態で始まる）に探している、と少なくとも検証にSystemVerilogは、私が（ランダム、アサーションなどの制約）を探しているほぼすべてがあるようです。私はQuestaのかAldec社のevalのコピーを得ることができるが、それは時間のような短い期間なので、私は最初の言語のためのより良い感触を取得したいので、私はevalのツールではlangauge自体できません。私はまだ私たちにそのルートを利用したいは100％確信している、とのコスト差は巨大です。おかげで、マイク

 

[stevenlee]

モデルのSIM

 

[Mike_D]

よく、私は（少なくともビールのように、そうでない場合はF / OSS）フリーを探していました。およびQuestaはメンターが今のModelSimの彼らのハイエンドバージョンと呼ばれるものは、ModelSim SEはSystemVerilogのテストベンチやアサーションを完全にサポートしていません。れる。