ファカルティフェロー/ラッチトリミング

[altair_06]

やあ、

私は自分のmodule.Can誰も私とこのような警告の理由をどのように私はそれを避けるかの合成は
、 次の警告を取得します。

ファカルティフェロー/ラッチ<bit_count_reg_0>のinit（）の値なしでブロック内の0の定数値を持つ
他のFFにため/ラッチ、トリミング、ファカルティフェロー/ラッチ<bit_count_reg_1>（せずに初期値）のブロックで0の定数値を持つ
他のFFにため/ラッチ、トリミング、ファカルティフェロー/ラッチ<bit_count_reg_2>（せずに初期値）のブロックで0の定数値を持つ

 

[Guest]

[No message]

 

[echo47]

そのメッセージはザイリンクスのISE XSTの合成報告書から来ている。これは、2つのレジスタのビット0〜永遠にされることを伝えている。もしあなたが何を意図されてあなたを参照して設計を確認してください。

このアンサーレコードに似ている：
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=18397

これはVerilogの例：'カウント'の2つの下位ビットにも同様の警告を生成します：
コード：

モジュールの上部（clk、カウント）;

入力CLK;

出力登録番号[7:0]カウント= 0;常に（posedge CLK）の開始@

カウント"=カウント 4;

終わり

endmodule