ヒステリシスコンパレータ設計上の問題

[Guest]

やあ、
私は0.6um CMOSとヒステリシスコンパレータを設計しています。この回路は
、 私はフィリップÉ.アレン
、 ダグラスR.ホルベアの著書"CMOSアナログ回路設計"から呼ばれる古典的なトポロジです。コンパレータのヒステリシスは、高利得、オープンループ
、 コンパレータの入力段に肯定的なフィードバックによって実装されます。PLSの。添付の図を参照してください。

シミュレーションでは、私は
、 ヒステリシスは
、 入力段の不一致に敏感なことがわかりました。例えば、もし私が4％の不一致では
、 入力段のdiffertialペアを設定すると、ヒステリシスdisapearedされます。これは重大な問題は、私の理解で、4％の不一致1 beasue CMOSプロセスは正常です。

誰でも上のミスマッチの問題を改善するためのアイデアを与えるか？

事前に感謝します！
申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するためにログインが必要です

 

[sunking]

1。テール電流を高める
2。注意してレイアウトを"1％の不一致

 

[Guest]

[No message]

 

[Guest]

こんにちはSunking、
役立つ提案をいただきありがとうございます。Woiuld場合PLSの。メソ¥ッド"2について説明します。慎重にレイアウトを"1％の不一致"をより明確に？

もし私がレイアウトを慎重に、例えば、重心テクニックを使うこれは、それを減らすことができる"1％を意味？

0.6um CMOSカメラで、nnormally、もし私が、何のミスマッチの割合で、私のシミュレーションで検討する必要が1％、10％または15％などのミスマッチの分析ですか？

事前に感謝

 

[sunking]

入力段は大規模な幅、Lとしてsymmetrcal itechnique重心を確認します。
％1 okです