パイプラインADCのMDAC段のスルーレート！

[chandra3789]

私はパイプラインADCのMDACの段階をシミュレートしていますfrnds ........出力波形は以下の通りです...... DACの機能は正常に動作しているが、出力波形をよく見ているときは、出力波形の負と正の傾きを見ることができます。最終値に到達する時間は時間を旋回し、セトリング時間として分割されています.......あなたが観察する場合、正スルーは非常に適切であり、それに問題がない.....しかし、負の傾きの出力は、すなわち適切にスルーイングされていない、スロープはこのために....一定ではなく、負の出力がビット誤りと誤りが受け入れられない......その負のスルーレートが適切でない理由を教えてください？その理由は何だろうか？

 

[dick_freebird]

トップが定電流特性を持っている間、底のようなルックスは、RCの特性を（ヘッドルームが不足し、低インピーダンスを行っている現在のシンクのように）持っています。しかし、私は彼らの両方が次のクロックエッジの前に最低限のエラーに落ち着く場合、一方が他方よりも優れているかどうか疑問。

 

[chandra3789]

dick_feebirdこんにちは.......先生、問題は、負の傾きの出力が所望の時間内に所望の精度にセトリングしていないです.......スルーレートと出力は、5nsの中でその最終値の0.1％の精度にセトリングする必要が正の傾きの出力に応じて...正の傾きの出力は正常に動作していますが、特徴的なのは、このRC種のため、負の傾きの出力が落ち着くまで非常に長い時間がかかっている.....私は、入力を入れ替えることで試しても、その場合には正の傾きの出力は正常に動作していますが、他の一つは不適切です..... plzは私を助け.....