パイプラインADCのデジタル補正アルゴリズム

[HSPICE]

各位：私は）1才の設計12ビットpiepline ADCを非常に（従来の。それは）舞台に出て基づいて1.5bit/stage 3bit（最後の。仕様ではいくつかの論文や製品は、世界中の段階よりも十¥分な詳細は、言う：12 1.5bit段階と1つの3bitの段階。私はステージを私3アルゴリズムでは、この事件の後にRSDのだけ不思議かデジタル補正され、そこに15bit最後の解像度と破棄！？どのような補正"豪華だな利点は背後にこの"？

感謝あなたの助け。ヴィンセント

 

[stanlangley]

ヴィンセント、

IMOは、より多くの冗長ビットは、大規模なコンパレータが許容できる電圧を相殺した。たぶんそれは理由がある。

スタン

 

[sadfish]

詳細冗長ビットは、大規模なコンパレータのオフセット電圧許容できますか？
理由は何ですか？

 

[Guest]

[No message]

 

[carlyou]

人キャリブレーションデジタルmeterialsをいくつかのことを見る？

 

[ezt]

こんにちはHSPICEの、
私はステージか、最後なぜビットフラッシュADCとする3人を使用する段階でエラー後デジタル補正最後に、削除の3つの。結果のいくつかの問題もこのことがあります。と詳細のより多くの問題をご覧ください説明あなたの/またはケースを送信する特定の。

よろしくお願いいたします。
EZT