パイプラインADCのダイナミックコンパレータは、信号をラッチ

[iamxo]

私が最初に沙を、最初のMDACを、言わせてください、私は、コンパレータをセットして、シャのホールド時間（例えば、10nsのクロックサイクルは約5nsのホールドが、非はクロックを実際に重なる）のほぼ終わりに信号をラッチので、私（つまり、信号をラッチ1nsの幅）ホールド時間が終了する前に、4nsのでVDDに信号の立ち上がりをラッチします。しかし、シミュレーションでは、私は信号がハイにラッチすると、コンパレータのキックバックノイズ低下は私の5nsのホールド時間は私の沙セトリング時間は、SHAが所望の値に解決できないことがわかります。だから、私のクエリは"5私は信号が沙は、ほとんどが所望の値に解決沙ホールド時間の中で、以前の？などの付属ラッチさせて、正確なことを確認します。（5月はあなたのすべて私を持っている）のおかげで非常に..

 

[iamxo]

または、信号がホールド時間中に高行けばラッチが言わせて？

 

[eecs4ever]

はい、コンパレータ以前ラッチすることができます。時に沙からの出力は、正確なものではないが、おそらく冗長性を使用しているので、あなたのフラッシュADCのいくつかのエラーに耐えることができます。またはあなたのフラッシュADCの別のパスを追加することができます。サンプル舎で、あなたのフラッシュの別々の回路で同時にADCの信号です。そして、あなたはホールド期間の開始時に、その後ラッチ有効にすることができます。彼らは絶縁されている回路で動作しているので、これはバック問題をキックを排除します。しかし、タイミングの違いは、エラーをご紹介しますあなたは、<〜200msの/ sの動作している場合は問題ないはずです。または、下の電源レプリカ舎を作ることができます。わずか2シャスが並列に実行している。メインの信号経路の場合は1、ダイナミックコンパレータ1は、ラッチ。今すぐキックが戻って文句を言わないのメイン信号経路に影響を与えます。ダイナミックを駆動舎ははるかに小さくすることができ、ラッチおよび低消費電力を使用しています。 [= 2サイズ]は3分後に追加されました[色＃999999 =]："？信号は、ホールド時間中に高行けばラッチ"[/サイズ] [/色]のあなたは、沙出力が解決する方法を正確に判断する必要があります。そして、あなたのSHAのセトリング時間に基づいて、この時間を計算します。あなたが使用する冗長性（1.5b/stageアルゴリズムのような）場合、いくつかのエラーを許容することができます。

 

[iamxo]

男は、どうもありがとう。今、私はちょうど、初期のは私のサブADCに信号をラッチするキックバックノイズに起因するエラーが私の沙にはほとんど影響を与えません。しかし、市販のパイプラインADCの設計でこれらのメソッドは、共通ですか？このような初期の信号を、パラレルパスラッチ？