パイプライン型ADCのカスケード接続について助けを求める

[ch1k0]

非重複clok問題になることがあります。見るclok段階。

 

[jeffsky520]

方が良いあなたの質問をクリア、まず見るのタイミング図
、 または他のいろいろ書いたことと思います。

 

[lhlbluesky]

このタイミング図は、phi1されているサンプルの位相、phi2されている保持する段階です（最初の段階で）、phi1dのリセットは
、 クロックダウン（のためのプレートをサンプリング）です。
i）はサブADC内蔵（2つのコンプをphi1のクロックで動作する海流ステージ（サンプル相）、その権利は何ですか？
または任意の他の改善クロック？
申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するためにログインが必要です

 

[Guest]

あなた以外のクロックのオーバーサンプリングを使用しないでください。あなたのタイミング図を描画できますか？

 

[lhlbluesky]

誰も助けてできますか？
私のお試し版をラッチ構¥造アレンさん（の本）は動的です。
私が最初とsecongステージをシミュレートする、私が、VDCのソ¥ースを使用するときは、secongの段階の入力カスケードの最初の段階（フル差動）の出力であり
、それは、VDCのソ¥ースのように設定するためのプロセスが、しかし
、 理由はないが動作しますか？
私のお試し版のそれが問題ですか？私が個別に、うまく機能¥してそれをシミュレートします。
PLSの私にいくつかのアドバイスを与える。

 

[Guest]

[No message]

 

[lhlbluesky]

私は）、しかし
、 私は非常に奇妙な問題を見つけ、iと2番目の段階で、それぞれ
、 各ステージの最初の段階で設計された作品もステージごとにパイプラインADC内蔵（10ビット1.5bit設計です。しかし
、 私が一緒に2つの段階に接続すると、最初の段階が、働くことのできる2番目のステージは非常にうまく機能¥していません。サブの出力は、第2ステージのADCは
、 常に01のフルレンジでは、混乱し、なぜですか？
私は、残りの段階での負荷を推計し
、 最初の2つのステージは
、 負荷として接続して、そして私の信号をチェックして
、 タイミングの問題はない;
しかし
、 どのような理由とは？
誰も私にいくつかの助言を与えることができます。
PLSの助け。
返信すべてのおかげで。