パイプラインループを持つ回路

[davyzhu]

こんにちは、私は大の組み合わせロジックがタイミング要件を満たすために、D - FFでブレークすることができると言われた。私はVerilogのことで、今週それを使用していると、以下のスタイルが表示されることがあります。しかし、シミュレーションでは、すべて間違っているようです。私は信号のすべてをチェックし、そこに私の回路で複数のループがあると再びdata_tmpに影響を発見した。どのように手動でVerilogまたはVHDLのループを持つパイプライン回路をへ上の任意の基準はありますか？おかげ。 ----.....---( data_tmp )--->[ D - FF ]--->(データ)----| ^------------- -------ループ------------------------ | //--------------- -------------- / / verilogのでパイプライン//----------------------------- data_tmp =を{大規模組合せ論理}割り当てる;常に@（posedge CLK）の/ /変更した場合（リセット）データ

 

[arthur]

FFは、敏感な回路です。常に@以下のように"CLK"（posedge CLK）の前に"EDGE"を追加

 

[spauls]

あなたは、時計のposedgeまたはnegedgeのどちらかを使用してFFをトリガすることができます

 

[wein]

あなたのコーディングスタイルは、ラッチの基本設計であるため、data_tmp =を{大きい組み合わせロジック}割り当てるために変更することができます。常に@（posedge CLK）は始める場合（リセット）データ