バンドギャップ回路とシミュレーション。

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これは
、 バンドギャップ設計されて、画像は下記の回路図です。バンドギャップの出力電圧は1.22Vであり、私は2.1Vの出力電圧が必要です。M1とM2のダイオードが抵抗に接続。

これは非常にワットを設計する/通常L M1の＆M2のハード。シミュレーション結果は非常に奇妙です。私はM1の（またはM2）の抵抗1/gmに等しいと思う。だからしなければならないgm1/gm2 = 4 / 3、すなわち、W1/W2 = 16 / 9。しかし
、 実際には、私は、それから私は2.1Vの出力を取得することができますW1/W2の10倍以上にする必要があります。私は怖いですが、M1の比とM2を過ぎて
、 私のレイアウト設計でのミスマッチの問題をご紹介します大きい。もし私が大規模な通常L（以上3Uサイズを、私は）、温度の性能¥に依存しない事態の悪化がTSMCの0.18uプロセスを使用します。

理想的なconditon私のシミュレーションでは、出力の負荷が小さいコンデンサを使用します。その後
、 システム全体のシミュレーション出力の負荷では、DAC回路です。私は
、 出力電圧のとき、私は小さなキャップからDACへの負荷の変化を減らすと思います。しかし
、 結果は増加している。なぜかは
、 出力の増加を理解することはできません。

誰が私を、なぜ電圧を増加さM1の＆M2のデザインのいくつかの助言を与えることができます。

どうもありがとう！
申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するためにログインが必要です

 
たぶん
、 その優れた精度以来、（Vのバンドギャップ=入力）理学コンデンサamplifiererを使用する唯一のコンデンサのミスマッチに依存します（ほとんど）。
欠点は領域の量が増加されます！

 
ここで、M1とM2に接続基板の端子ですか？この図では、彼らは開発の"ターミナル"に接続されます。この図には間違い？

 
ヒューズ書き込み：

ここで、M1とM2に接続基板の端子ですか？
この図では、彼らは開発の"ターミナル"に接続されます。
この図には間違い？
 
としてHudges書き込み彼らは開発の端子に接続する必要があります。それ以外の場合
、 出力電圧はAVDDに変更して変更されます。また
、 別のコーナーを変更することができます。

 
もし私が間違っpple私が正しい！！

でも私は
、 ゲートがソ¥ースに結びついていると思います！！ゲートドレインに縛られる必要があります。

 
M1とM2を持つ基板のソ¥ースにそれぞれ接続する必要があります両方のPMOSのボディ効果を除去するためです。

場合
、 私は間違ってください私が正しい。

よろしく、
jordan76

 
私だけでは
、 ゲートドレインにされていないタイすべきだと言う？

私はすべて... Ŭでソ¥ースにサブ結びつけることができる体効果を排除する体長約基板の話ではない

 
残念に思う！それは当然のソ¥ースに接続する必要があります。しかし、PMOSの通常の代わりに抵抗分圧器を使用されます。

 
未使用時に、MOSデバイス、注意すること
W1/W2（VgsでのマルチVt）^ 2に反比例している
ない（Vgsでの）^ 2。

 
こんにちはFOMの、

あなたは絶対的に正しいは
、 抵抗分圧器
、 パフォーマンスが向上すると述べている。でも、あなた、ええと、大きな抵抗が大きなエリアペナルティノウハウヘクタール？

<img src=¥"http://www.edaboard.com/images/smiles/icon_wink.gif¥" alt=¥"ウインク¥" border=¥"0¥" />

すぎるとパフォーマンスが許容されると、okですトランジスタの分圧器を使用して高くはないだから
、 もし必要です。

こんにちはv_naren。

図に示すように、PMOSのは
、 ドレインを意味ダイオード接続にはゲートに接続されています。思いませんかそう思う？

<img src=¥"http://www.edaboard.com/images/smiles/icon_wink.gif¥" alt=¥"ウインク¥" border=¥"0¥" />よろしく、
jordan76

 
時
、 分圧器として使用するPMOSのため、彼らは自分自身のほかているPMOSパスが互いに一致することはできません注意を払う。

場合は高性能¥が必要な方が良い抵抗を使用したい

 
iはいくつかの理由のため
、 トランジスタの電圧分圧器の代わりに抵抗器を使用してお勧めします。

1）しきい値電圧の不一致-あなたしきい値電圧のミスマッチの数mVを得る大規模なデバイスであっても。これは（M1のループ内でされている回路のループ利得によって、従ってそれをヌルが増幅されるが、
 
私は
、 バイポーラone.I分圧器に抵抗器を使用設計している。

 
jordan76書き込み：

M1とM2を持つ基板のソ¥ースにそれぞれ接続する必要があります両方のPMOSのボディ効果を除去するためです。場合、私は間違ってください私が正しい。よろしく、

jordan76
 
surianova、

前者の場合、私は全く同感です。私たちの間には違いはありません。

後者の部分については、それはまた
、 アプリケーションの要件と面積/コストの間のトレードオフに依存します。純粋な抵抗器を使用して
、 現在の十¥分な小ささを維持する一般的なCMOSプロセス用大面積のオーバーヘッドが発生します。

よろしく、
jordan76

 
一方
、 利得を取得しようとしてまず、トランジスタのGMは
、 小信号の効果は、またはよくGMに同一視しない場合があります大規模シグナル効果です。

第二に、フィードバック分圧器の電流は非常に温度変化やプロセスに依存されます。非常に注意してくださいでは
、 現在の多すぎる
、 または小さされていないプロセスや温度のコーナー。

これらのもののために、私はまた、抵抗分圧器をお勧めする場合は
、 スペースが許せば。その方が良いスイッチトキャパシタのフィードバック回路やスイッチドキャパシタ利得段のバンドギャップの後になる可能¥性があります他のオプションは、ユニティゲインバッファが続きます。場合は
、 バンドギャップ電圧1.22Vと任意の他の回路に供給されていない場合、直接、または2.1Vを入手する可能¥性の両方が1.22Vし、2.1Vの出力を与えることをバンドギャップ、デザインの異なるバンドギャップ設計を使用することができる可能¥性があります場合は特に2.1V温度によって変化する（として確実にフィードバックとしてのMOS抵抗を使って見られる）になることができます

 
ウルNMOSトランジスタ（）を使用ダイオードの電圧分割＆ここに接続されたPMOSのは私の通知されます：
1 -ダイオード接続されたゲートuとソ¥ースドレインとしないように接続されていない。
2上部のいずれかのバルク効果に苦しんでいる。uは地面には
、 一括提携する必要があります。
3 -ウル操作を安定される状態とそれの回路のゲイン= 1 R2/R1

 
上記の＃2に1つだけ注意-あなたのソ¥ースを一括体効果を避けるにネクタイ。レールに一括同点
、 このトランジスタのボディ効果が発生します。は、vbsファイルで計算を覚えて-電圧ボディからソ¥ースへ

 
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