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ゲートレベルのRTLのVerilogをした後synthesising、私はファイルを使用するGDSをレイアウトを生成アトムは。GDSはファイルのチェックを通過するコンゴ民主共和国のが、私はチェックをLPE法/できません得る回路LVSの実行レベルのネットリストや回路図を。

質問があります：
1.IsあるデザインcellbasedのチェックLVSを/ LPE法を実行が必要ですか？
はやむを得ずお客様が時計が、どのようにネットできるレベルは、私が取得回路

感謝

 
こんにちは、

私が使ってキャリバー時間は最後に、そこにスパイスが近くに非常にコマンド翻訳ものにVerilogの。これは、LVSのときに使うをクリックします。しかし、コマンドの名前を覚えてすることはできませんが、マニュアルには記載。

これは、ヘラクレスは同じ。Assuraについて確認されません。

よろしくお願いいたします。
神奈川ハン
www.eda - utilities.com

 
使用してアトムは、ネットリストをレベルのゲートにダンプアウトし、キャリバーv2lvsこの翻訳するあったコマンドのスパイスでのネットリストを

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こんにちはファゴ

私は、ネットリストを取得するゲートレベルのことができます
しかし、ネットのレイアウト翻訳から
1つは回路レベル。
LVSのチェックレベルを失敗すると、回路の方法を取得する
アストロからネットやレイアウトネットリストからレベルか？

ありがとう

 
アストロをする場合使用する場合は、方法を、このことが、次：
"細胞> Repare階層情報"し、
"細胞>階層のVerilog（ネット？）"アウト、
それ以降の場合は、ネットリストをレベルが取得ゲート。
コマンドを使用してキャリバー"v2lvs - vをxx.vの- o。xxx.spi"は、ネットリストをスパイスが取得します。変更地上情報と、このネットは力"はVDDイグゼクス応じて接続します。またはお客様の要件に、何かのような"グローバルVDDには、VSS ........,。また、ネットリストをスパイスライブラリこれらしない忘れています。

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ありがとう
私は後で試してみて、それをだろうと動作するように伝えますするかどうかを

 
はい、それは働く！
と私は、回路、デジタルだと思って、lpeのは）すぎる巨大な作業ですので、出力のsdcのかだけpost_layoutのでゴールデンタイムで生成されたシミュレーションと自衛隊（アストロ。
右アム私は？

 
もしあなたが、方法はそれをすることができますか、この実行LPE法は良くなる！

 
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