ハードマクロのsysthesisとタイミングモデルは何ですか

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tybhsl

Guest
ハードマクロのsysthesisとタイミングモデルは何ですか？どのように私は後でsysthesis使用のためにそれを生成することができますか？感謝
 
一般的に言えば、ハードマクロ合成およびタイミング·モデルは、3番目の会社からのものである。またはコンパイラ、例えばメモリコンパイラから。
 
ハードマクロで合成を行うのはなぜですか？それは、GDSIIであり、あなたの設計のためのIPです。
 
あなたが検証されたブラックボックスなどのハードマクロと考えることができます。
 
我々はブロックをsurrondingためのハードブロックのタイミング情報を必要とするので、tybhslこんにちは、我々は、合成におけるタイミング·モデルを必要としています。我々は、プライムタイムからtiming_modelを得ることができます。
 
それはすべてのハードマクロヴィッキーのルーティングをブロックの上に許可されることができる誰のコメント
 
それによって異なります。一部のハードマルコスはノイズに敏感、例えば特別に仕立てメモリブロックであり、あなたはそれ以上の任意の信号のフライをしたくない場合があります。
 
あなたがハードブロックのタイミングについては、USRのPTべきかもしれません
 
それは、IPプロバイダがモデルを提供していない場合は、境界上のブラックボックスとセットタイミング制約としてそれを考えることができ、チップレベル合成のconvinenceためのものです。
 
皆さんありがとうございます！私は合成ハードマクロIPはそのサブモジュールの一つとして使用されている最Verilogファイルをしたい場合は、どのように私はEDAツールを作ることができます---デザインコンパイラを、私はそれを想像することができますがsucessfullyこのマクロを認識する1つ以上の質問、私の心の中でブラックボックスとして。おそらく、我々は、このサブモジュールはブラックボックスとして扱われるべきであることをツールに伝えるために標準セル·ライブラリのようなものが必要。我々はそれハードマクロの合成モデルと呼ぶ。私は他人のためにハード·マクロを設計する場合、私は、意味は、どのように私は他の人がそれをサブモジュールとして合成することができるよう、そのようなモデルを生成することができますか？ありがとうございます！
 
あなたは私を助けることができる？私は長い時間のためにそれに当惑しています。ありがとうございます。
 
一般的に言えば、ハードIPプロバイダはDCを使用するとき、あなたのタイミング·モデルを与えるには、link_libraryでハードIPを含め
 
しかし、IPプロバイダ午前場合、どのように私は他人のためにそれを生成することができますか？
 
それは良い被写体と私の質問に、私には便利なだけでtybhslが尋ねたようなモデルを生成する方法です！
 
あなたのデザインがメモリまたはIPであることを明確にしてください。
 
そのツールは、アナログブロックのタイミングモデルを出力するには？
 
私は上記のようないくつかの質問があります。誰が私を助けることができる？ありがとうございます。
 
Synopsys社のプライムタイムとライブラリコンパイラを使用
 
私はあなたが既にKaresansuiアプリケーションのマクロのtimming情報を抽出するためにシノプシスを使用できることを聞いたことがある。 timmingモデルを作成するためとして、私はシノプシスライブラリコンパイラが有用である必要がありますね。
 
あなたは、ETMまたはILMモデルを使用することができます。
 
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