ネットリストのシミュレーションについての質問ですか？

[atuo]

こんにちは、すべて私が合成DCとタイミングが満たされているを使用して自分のデザインをした後、私はネットリストを得る。私は形式を使用し、ネットリストは、私がNCVeilogを使用してネットリストをシミュレートするときにRTL.Butに等しいかどうかを確認、私はタイミングが満たされ、私二度私のクロック周期場合、シミュレーション結果が正しいとされていません見つける。私はDCは、タイミングが満たさがネットリストのシミュレーションでは私は二度私のクロック周期の前に右になっていない私に教え、なぜわからない。私はDCのタイミングレポートやネットリストシミュレーションの結果を信じるか？に関しては、阿

 

[gerade]

あなたがデザインパスSTAした、通常の合成段階で、唯一のセットアップ時間が満たされ、デザインは、ホールドタイム違反がたくさんあるかもしれません。そのことが原因かもしれません。に関して

 

[atuo]

gerade親愛なる、しかし、私はホールド時間違反がクロック周期との関係はないと思うと、いくつかのホールドタイム違反がある場合、ネットリストのシミュレーションでは常にエラーになります。阿に関して

 

[kslim]

スタティックタイミングは、私が思ういけない、動的な機能にgueranteeです。それか？

 

[atuo]

しかし、P＆R後に、あなたは、あなたASIC動的な機能とタイミングを確保するために、静的タイミングとFMに依存する。に関しては、阿

 

[AlexWan]

[引用=阿]しかし、P＆R、あなたが唯一の静的なタイミングに依存して、ASIC動的な機能とタイミングを確保するためにFMの後に。 [/引用]プレシミュレーションまたはポストシミュレーションはシミュレーションアノテートされたSDFファイルを使用して動的なタイミング検証を行う。 STAは、静的なパスのタイミング解析のためにのみです。 FMは機能検証のためです。グッドラック。

 

[ic_design]

DCは、シンプルなタイミングレポートを与える。あなたは良いSTAを渡していた。

 

[atuo]

こんにちはすべて、私はちょうど私が形式的とSTAを渡す場合、私は動的なシミュレーションを無視することができます知ってほしい？に関して、lsong

 

[horzonbluz]

いいえ、あなたはそれを無視することはできません。

 

[masai_mara]

私は彼の質問が正しく対処されていないと思う。しかし、私はまた、なぜそのように知っているdonot、と理由を知るために興味がある。彼の問題は、タイミング違反ではありませんので、我々はここで検証のフォーマルメソッドを除外することができますしてください。しかし、STAに関するものがあれば、違反を与えることになっていないでしょうか？

 

[atuo]

horzonbluzこんにちは、なぜ私は、ダイナミックシミュレーションを無視できないのですか？ご協力いただきありがとうございます。に関しては、阿

 

[spauls]

フォーマルとSTAは、ゲートのシミュレーション（プリシミュレーションとポストシミュレーション）を置き換えることはできません。 1）。フォーマル検証ツールは、デザインの機能を確認してください。それは、異なるレベル間の設計を比較し、タイミングを気にしない。 2）。 STAツールには、我々は上に"flase_path"が設定されていないパスのタイミングをチェックします。現在のSOC設計において、多くのクロックドメインがあります。 STAは、通常、異なるクロックドメインを通過するパスを確認することはできません。だから我々は、動的シミュレーション、ゲートのシミュレーションを行う必要があります。

 

[rlogin]

我々は、約百万ゲートレベルの設計でSTA + FMを使用して、とはDTAをしないので、何の問題は今以来発生していません。 STA + FMを使用するために、キーは、デザインルールです。いくつかのデザインルール違反は、STAの障害を引き起こす可能性が、私はそれが信頼できる結果を与えることができないという意味。また、あなたは、自衛隊がdcで作成したバックアノテートシミュレーションを行うか、の方法によってそのようなパス制約、コーナーなどなど、DCのスクリプトを、再度チェックしてください。時々、Verilogライブラリの絶対遅延は非常に悲観的です。