ドーブルゲートMOSFETのシミュレーション

[aapirzado]

こんにちはすべて、ダブルゲートMOSFETの場合は、幅b / w 2はゲートがWSIとして知られています。私が20ナノメートル（nm）から40にWSIを増やす場合、ゲートはチャネルを介してコントロールを失い、私はdevice.Itを使い果たすことができない距離B / Wとして2ゲート（WSI）が増加する、と考えるのが論理的です、それがために困難です。チャネルの中心にあるコントロールを維持するためにゲート（どちらかのゲートから最も遠い）。ゲートは、チャネルの中央制御を失います。誰も私が分析的または物理的方法で、この関係を説明することができます？ [URL = http://images.elektroda.net/4_1305728746.gif]

 

[dick_freebird]

私は、SOI内のすべての時間のFETをスタックしても問題はありません。私の推測では、これが"マージ"デバイス内の特定のリソグラフィと関係があるということです。私は[OK]を反復可能な20nmのポリ間隔（幅、持つことができることそれは疑わしい見つける、スペースを???).このような場合には少量のデータは、理論の任意の量を打つ。

 

[aapirzado]

拝啓、ウル担当者に感謝。しかし、IMのDG MOSFET wiithout junctions.I HV 1umのチャネル長のbahavoiurをシミュレートするだけアトラスsivalcoを用いてN私はwidhtを変え、10〜40nmからWSI。私が40nmに向けた10nmからさらに行くと、私はそれがbcz距離b / wで2ゲートの増加装置を破壊するdificlt見つける。私は信じて、THRは、IMが探していくつかの物理学や数学でSHD。ゲートthicknesは、45nmであり、酸化物は10〜40 nmまでのすべてのwidht用15nm幅です。