データコンバータ用の低ジッタのクロックを設計する方法？

[xdunicorn]

私のデータコンバータはAD9863です。私のADCのサンプルクロックは、FPGAからsoucedれる。 FPGAからサンプルクロックは、クリーンではない。 ADCのサンプルクロックの頻度は15Mhz.Iはノイズが私のシステムに導入されていることを見つけることです。私は時計についてのいくつかの問題がある。サンプルクロックは、FPGAから供給することができますか？されていない場合は、どのように私に何ができる？どうもありがとう。

 

[eda4you]

[引用= xdunicorn]マイデータコンバータはAD9863です。私のADCのサンプルクロックは、FPGAからsoucedれる。 FPGAからサンプルクロックは、クリーンではない。 ADCのサンプルクロックの頻度は15Mhz.Iはノイズが私のシステムに導入されていることを見つけることです。私は時計についてのいくつかの問題がある。サンプルクロックは、FPGAから供給することができますか？されていない場合は、どのように私に何ができる？どうもありがとう。[/引用]最初の場所発振器がコンバータの近くにあなたができるとしてもCLK入力ピン上でより多くのジッタを得るとして、EMCは、カップリングを避けるために。 FPGAのジッタが偶数でははるかにFPGAは、より遠く離れて結晶osziのすることができるため心配はないのですが... - >そうしないと、さらに問題が出ます。別のものには、GNDと供給電圧を区切ります。 AGNDに接続し、電源の供給に非常に近いシステムのスターグランドでDGNDに。私はあなたのFsは何がわからないが、私はこのADCは12bitの@ 80MSPSを持たせることができる覚えている - >そのためには、1psの程度の低い水晶発振器のジッタを持っている必要があります - >これはdefenitely非常に低いです！ 0.5ps以下にrmsジッタを有するそのようなフォンヴェンツェルアソシエイツなどGOOD水晶発振器を取る。私が助けることを願っています。

 

[chinara]

あなたが世話をすべきもう一つの重要な要因は電力です。ノイズが重なる力がジッターが追加されます。ので、電源とグランドピン間にコンデンサを追加し、possiblなどの近くに電源プレーンとグランドプレーンを作る。これは、クロックトレースの横にあるprectect地面を追加することでノイズを抑制するために役立つでしょう。たぶん、あなたはまた、ノイズの発生源を見つける必要があります、またはそれが完全にノイズを抑制することは困難である。

 

[elcielo]

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