データの傾斜7.1 ChipScopeのと一緒に撮影...

[grubby23]

ハイ

私はボードが簡単なVHDLのカウンタModulでは、その第二のVirtexに私が欲しいのデバッグChipScopeの7.1：

ライブラリのIEEE;
使用IEEE.std_logic_1164.all;
使用IEEE.std_logic_unsigned.all;

エンティティのトップは、
ポート
（
CLKの：トライステートに：= 0;
カーボンナノチューブ：アウトstd_logic_vector（3 downto 0）
）;
最後にトップ。

アーキテクチャは、トップの動作です
信号カウンタ：std_logic_vector（31 downto 0）：=（その他=> 0）;
始める
プロセス（CLK）は
始める
している場合（CLKのイベントとCLK = 1）
カウンタ<=カウンタ 1;
エンド場合はtrue。
工程;
CNTの<=カウンタ（31 downto 2

<img src=¥"http://www.edaboard.com/images/smiles/icon_cool.gif¥" alt=¥"クール¥" border=¥"0¥" />

;
最後の動作。

私は7.1 XSTモジュールを合成するこれと、私はジェネレータとChipScopeのアイコンを生成します。私のタイプと一致生成ILAをとTRIG0どこ幅がトリガ8です：ユニット拡張の一致数と1です。特長ティガーのように有効にするトリガシーケンス、ストレージ資格と
出力ポートを無効にされている。データの深さは幅512サンプルやデータのデータビットに対し、16はトリガと同じではありません！

それから私は、プロジェクトのソ¥ースを私のISE chipscope.cdc追加新しいインサータをダブルクリックしてコアChipScopeのそれを起動します。JTAGクロックBUFGの挿入が有効になっています。にクロックでclk_BUFG接続私はネット接続信号
トリガ信号が低くなっていますし、ビット8カウンタ、すなわちカウンタ[7 .. 0]信号とデータ信号が]れ.. 0 15下位16ビットのカウンタ、すなわちカウンタ[。プロパティでプロセス私はclock.I教えはアップとしてFPGAのスタートクロックをXSTを使用のJTAGプロセスを開始してImplemeentデザインとi inserterlauncherをすることができます参照してください起動することChipScopeのは。
私は警告を受ける1つ：

タイミングが：2666は-制約は無視さ：パス"TS_U_D_path"TIG溶接;

私は使用してChipScopeのファイルのビットがアナライザーにダウンロード生成された
FPGAの。アナライザは、チェーンに指示を私に、1つ1コアデバイスのJTAGユニットがわかったインチ私をクリックしてトリガイミディエイトをimmerdiatellyので、いくつか返されるデータは。残念ながら私は"アップロードできる待っているだけの参照してくださいデバイスのユニット1コア0：待機したり、遅くて武装停止およびステータスクロックの波形を私に指示は"。2分後には、私がボタンを押して停止し、意見：エラー-デバイス1ユニット0：アップロードコマンドが失敗した-は、新しいデータを。

誰でもできることが考え問題は？フィードバックの一部かに感謝される、非常に

 

[Guest]

[No message]

 

[shawndaking]

時計の顔は、のようなイラに接続されていません。

単にコードを確認しVHDLの。

私は通常はない私のようなで霧をイランと追加VHDLのコードを私はそう、この方法で私は間違っては決してできません。