デュアルポートRAMのシミュレーションの問題

[shethpurak]

ハイ

これはラムですかポートデュアル私が実装私

常に@（posedge CLK）は開始
場合（wr_en）
memで[はdata_in wr_ptr] <を=;

終了

常に@（posedge CLK）は開始
場合（rd_en）
data_outの<= memで[のrd_ptrの];

終了どういうわけかシミュレーションで私data_outが遅れている1クロックが。それはrd_en後遅滞後に1クロック出力を取得します。

私は文を知って使用して1つに割り当てる使用して非同期読み込み。rd_enです取得私は同時にそこに起こるすべてのソ¥リューションの読み込みが私の同期のでそれをと読んで維持。

ご連絡私は

感謝

 

[Guest]

[No message]

 

[rakko]

このようにしてください：

常に@（*）
場合（rd_en）
data_out_pre = memで[のrd_ptrの];常に@（posedge CLK）は
data_outの<= data_out_pre;

基本的に、ロジックコンボラムでいる読んで、エッジクロック出力に転送しています。