デジタルデザインの分野で一般的な質問

A

abhineet22

Guest
1。セットアップ/ホールド時間とメタスタビリティとは何ですか？ 2。異なるクロックドメインを持つつの同期デジタル設計を相互接続する方法は？または、同期デザインに非同期外部信号を接続するには？ 3。 DFTとは何ですか？ 4。 Whalは、ロジックのレースですか。
 
HA - HA -ヘクタール...私はinterwivers用ASIC、ボード上のこれらの質問にwrited？あなたは、就職の面接でこれらの質問が表示されます？
 
1。セットアップ/ホールド時間とメタスタビリティとは何ですか？回答：時間を設定一定に保つために同期、回路の入力のための最小時間であるのクロックエッジの前traniston 。ホールド時間が一定であることが、入力の最小時間であるのクロックエッジ遷移の後に。これら2つの条件が満たされていない場合、これは未知の状態である準安定につながる。 2。どのように異なるクロックドメインを持つ2つの同期デジタル設計を相互接続するために？または、同期デザインに非同期の外部信号を接続する方法？回答：あなたはクロックリカバリを行う必要がある。通常、人々は、DLL / PLLの形態におけるクロックリカバリ回路を使用してください。これは、データが次のクロックドメイン3に同期して転送されるようになります。 DFTとは何ですか？ DFTはテスタビリティ4のデザインです。 Whalは、ロジックのレースですか。二つの相互に排他的なイベントが同時に予測可能性を失敗する、単一の原因によって異なる回路素子を介して開始されると、ロジックの競合状態が存在する。たとえば、彼らは同時に"0"に電源を入れたときにSRのNAND型ラッチのQとQB（QとQBは相互に排他的ですが）SRの入力で'1'に強制されたとき。したがって、私たちは他の出力が勝つように、出力のいずれかの間にいくらかの遅延を追加する傾向がある。
 
2。どのように異なるクロックドメインを持つ2つの同期デジタル設計を相互接続するために？または、同期デザインに非同期の外部信号を接続する方法？回答：あなたはクロックリカバリを行う必要がある。通常、人々は、DLL / PLLの形態におけるクロックリカバリ回路を使用してください。このデータは通常の人々がsimly住ん次のクロックドメインに同期して転送されていることを確認します。））トリガのチェーンは、この問題の最も簡単なソリューションです。
 
3。 DFTは、（テスト容易化設計）テスト容易性を向上させるためにいくつか追加のロジックを追加する方法です。言い換えれば、回路をテスト容易にするためにいくつかの追加のロジックを追加する方法。
 
そのクロックがそれを検出できるように、ウルの入力が安定しているため、セットアップ時間=時間。出力が安定してclcokエッジ後=タイムれるまでの時間を保持。メタスタビリティは、出力の状態が設定による検出またはviolation.Thisが交差クロックドメインで主に発生し保持することができる現象です。 DFTはテストのための設計です。異なるクロックで2同期設計を接続するためのuは、二重レベルシンクロナイザーを使用することができます...... MTBFが満たされるようにする。
 
jas_baksi愛する私はあなたに反対[色=赤]メタスタビリティが[/色]を通過するクロックドメインで主に発生する出力の状態はセットアップのために、検出またはviolation.Thisを保持することができる現象です。 [色=＃444444]メタスタビリティはまた、クロックドメイン交差することなく発生する可能性がある、高ファンアウトのネットワークのためと言う。[/色] [色=赤]は、異なるクロックで2同期設計を接続するためにuは二重レベルのシンクロナイザーを使用することができます......ので、そのMTBFは、[/色]が満たされているMTBFは、タイミングに命をしない同期に関連しています。
 
me.Urのサポートを修正するためのおかげで氏のspaulsは、将来的に高く評価されます。
 
我々は、異なるクロックドメインの2つの異なるブロックを接続するときは、ここではセットアップとホールド時間の違反が世話をしない準安定状態が生じるないことを取られるべきであるので、発生する状況です。 Uは、メタスタビリティを避けるために、フリップフロップdelaybetweenのインターコネクトを使用することができます。または二、三。私のように別の質問では、1つのクロックドメインの回路で可能なセットアップとholtime違反ですとなります。この中に見て、返事をください
 
テスト容易化設計は、設計段階でのテストの難しさを表示し、そのハードウェアを設計している..
 
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