ディレイラインの合成

[steven852]

こんにちは、私は、ディレイライン、私のモジュールの標準ライブラリで、例えば、2PS遅延、合成したい。コンパイル後、すべてが遅延ラインが整備されていたことを除いて見つけることだった。エラーは報告されなかった。それが表示されなかった理由を、私は戸惑いました。だから私は別の非常にシンプルなモジュールのみを入力と出力を接続しているディレイラインを含むもの。そこにはディレイラインのレイアウトはまだありませんでしたが、設計、コンパイラは警告が"入力が直接出力に接続している"と言う返される。この方法と、合成遅延ラインをに説明するには？

 

[jackson_peng]

遅延パスに制約を追加するset_min_delayコマンドを使用して、フィードthrougthパスのために、フィードスルーにバッファを追加するset_fix_multiportを使用して..

 

[steven852]

おかげ。 DCのset_の*のコマンドを使用している場合、それらは合成後に余分なハードウェアを生成するには？また、私は遅延が表示されなかった理由を知りたいです。さらにヘルプは大歓迎です。感謝