テストベンチVerilogのRTLと行動は、

[davyzhu]

こんにちはすべて、

私は"テストベンチ午前読んで書く本を"とRTLが私の前のベンチれているスタイルは、。
ことはできますかベンチテストベンチを行動のRTL変更のVerilog、右下のコードですか？

//----のRTLスタイル---
常に@（はposedge CLK）は
）の場合（本発明
...
//------------------

//----行動様式---
常に開始
）を待つ（本発明;
@（posedge CLK）は、
...
終了
//-----------------------

スタイルは他に良い行動？

任意の提案は、よろしくお願いいたします！
ベストは、について
デービー

 

[Guest]

これはレベルが行動の方法を書くprogrameする権利

 

[Guest]

実際には、これらの2つの異なる説明では、シミュレーション、レイアウトさポスト理解で同じでなければ意味の待ち時間（signal_a）で使用される場合は特に、このステートメントは。

次のように使われる立ち上がりエッジサンプリングは、下と同じ、しなければならないクロック：
wait（）をsignal_a_sampled;

よろしく、

トムソ¥ン

 

[davyzhu]

そうですか。

ときは、EN有効ではありません@（posedge CLK）は、行動モデルが間違っているでしょう。どのようにモデルを右に書き込むフル？

ベストは、について
デービー

 

[woodyplum]

2つの合計別のdescritionだけ同じ効率的な場合の詳細れる）場合は、イベントです待って発生する時間（1つは、ENでこのステータスすべき1つのリスト

 

[Guest]

[No message]

 

[JesseKing]

トムソ¥ンに同意する。

と私はレベル行動したいRTLをあなたの変換したい場合は知っている理由

 

[archillios]

言語私はモデリングdontは行動と思うVerilogのが良い。それは機能¥説明のレベルの短い高。システムレベルのに向けるモデリング、¤。Verilogまたはシステムをより使用しているに書き込むのRTLモデルのverilog -高い快適場合は、必要に応じ