テクニックをパイプライン

S

snehaganesh

Guest
1。何が技術、異なるプロセッサパイプライン？

2。撮影アーキテクチャにアカウントプロセッサパイプラインを実装しながらすることは何です制約？

事前にありがとう！

 
、こんにちは
としての建築に、私は等と思う"と、コンピュータのアーキテクチャことができますように"読み取り一部の書籍を上にこのような
上の制約と、私は気をつけていけない必要が何だと思います。becozは、ASICの実装方法ですRTLのビットを意味パイプライン。

 
私のコメントlinuxluoのか同意します。
一度建築/概念の実装を解決ダウン、あなたは、RTL行うには登録使用しているかだけ。

 
命令でプログラムシーケンス連続パイプラインデフ---実行重複する

プロセッサのパイプライン----

仮定プロセッサシーケンスは、

命令のフェッチ- >命令デコードとレジスタフェッチ- >実行を- >メモリアクセスを- >レジスタライトバック

今ここにあるrを5段階右！
が続く2番目の命令ですと1つの最初の依存するいくつかの第一命令3番目に2番目のie 5中を実行することができますパイプラインは、これはここ4ステージサイクル次の命令です行わ（4サイクルの遅延）が今はあるの系列と仮定新しい命令セットは、サイクルcuurent完了になる（すなわち、命令デコードとレジスタフェッチされます）は、以前の指導しに来る2番目の。
今ここには指導していた初期の待ち時間が、連続前の命令が実行が実行されるていることは、待機していないためにcuurent命令。

私は希望uはこのことを理解！

psのは、 - >上の例の例です純粋に基づいて、実際のRISCプロセッサのアーキテクチャは、上記とは異なる場合があります。

 
これは、デザインは非常にパイプラインの時間予¥算を盗む重要です。

 
はい、
アーキテクチャの標準）excution 1 2れます取るクロックフェッチ1サイクルを1つの命令（のが建築のpiepline 1クロックサイクルで十¥分ですフェッチの両方（とexcution）

 
ちょっとベンカテッシュ、
いくつかの修正
uと命令1つが指定された"のサイクルを、それが必要2パイプライン通常アーキテクチャがかかる2つのクロックのですが、サイクルを"も命令の1つ。ここで行われている現在exectuionしばらくフェッチ次の命令を。ここでは指示を待つだけバックアップさに戻すのに役立つ。

よくパイプラインはdisadvを持って、独自のADVはと。

ありがとう＆よろしく

 
個々の命令が出力サイクル我々がいるのかかるrepective完了クロックサイクルを、クロックごとにした。

自動車工場の組立ラインのようにこれは動作します。シングル車が車を我々は長い間もの時間をも得るmanufactired後スロットたびに製造。

手段の仕事は、スロット別に分かれているれて。

 
私は等と思う"と、コンピュータのアーキテクチャことができますように"読み取り一部の書籍を上にこのような
上の制約と、私は気をつけていけない必要が何だと思います。becozは、ASICの実装方法ですRTLのビットを意味パイプライン。

 
パイプラインは、設計のプロセッサが使用さだけではなく、デジタルデザインでも、他のパフォーマンスの向上。私たちは利益を数を追加最適に必要なパフォーマンスの最高の段階になる。追加あまりにも多くのパイプラインステージは、劣化をパフォーマンスための詳細が追加以上遅延と。

 
はいeeeraghu、
リプレイウルのおかげで

 
パイプラインパイプライン超必要がないことだけを形成するため、細分化5にstages.Eachステージことができます。実際に分割パイプラインを、より多くの段階で、以下は..遅延の各ゲートはステージと、クロック性能¥向上reduced.Thus深いパイプラインリーズにかなりの頻度ができますされる追加分後に3：また、あるパイプラインの落とし穴に深く小さい。全体に遭遇、パイプラインが持つことがフラッシュ分岐するときと落とし穴このリロードして新しい命令..克服するために1つの方法のアーキテクチャをマルチスレッドは使用して

 
@ ubna
あなたはアーキテクチャマルチスレッドについて少しご説明し、どのようにパイプラインで発生することができますされるている枝は、役に立ちましたか？

 
こんにちはバーラト、

マルチスレッド：
通常のマイクロプロセッサは、シーケンスのみを実行instuctionsをすることができます。これはプログラムです1つ1つの指示、それができるの実行でプログラムexecuted.Aているプログラムの現在の手順で別のプログラムにのみ可能¥に切り替える場合、すべての言語のアセンブリスレッドは何も。プロセッサでは、マルチスレッド、1つ以上のプログラムが、メモリに配置することができますが、プロセッサは、プロセス、この方法instruction.Inスレッドごとにすることができます切り替え実行の指示をすべてのプログラムsimultanoeusly必要が終了するプロセスでは待つの現在のこのようにプロセッサの性能¥が向上します。もう一つの利点は、ここで時間を通常のことのプロセッサは、このマルチスレッドで取得started.Butプロセッサはしないで仕事をしない任意のスレッド次の所要時間短縮がかなり。

パイプラインマルチスレッド：
パイプライン普通のプロセッサを搭載したで実行した場合は分岐と場所を場合に分岐する必要性は、分岐のアドレスを持つ命令が次に実行する必要があります。フラッシュパイプラインがないのでflushed.Afterパイプラインが全体。実行のクロック、次のサイクルを過ごしたがないことです等しい。実行stage.Soプロセッサステージ前のパイプラインがないcycles.TheのCLKは、多くのではない生産の任意の出力を行います。サイクルのクロックの深さのパイプライン無駄増加した。しかし、命令のパイプラインから次のアーキテクチャでは、マルチスレッドプロセッサのですがステージ唯一の非常に少数のスレッドが別の必要があるパイプラインがフラッシュのスループットを向上ため、。
パイプラインでmutithreaded
CLKのナンバー。サイクル廃棄物=いいえステージのパイプ/なし。スレッドの積極的な

重要な使い方のマルチスレッドは非常にもう1つの..処理ですの割り込み

 
説明したら私は推定：
アプリでmulltithreaded、アクティブな各スレッドはスタックが必要、独自の。だからプロセッサは、（コンテキストを交換する必要があるレジストリは、ステータス）のサイクルで、各クロック。
どのように作品をしない分岐予¥測？

 
サイクル場合クロックの異なる命令が実行に、どのように対処する。

 
'指示'はクロック実行中に別のサイクル..非常に異なる対処する問題
1つのソ¥リューション（ただし、有効ではない）私が知っている..指示、これらのですが追跡
パイプラインすなわち異なるクロックでいつでも命令の開始時に発生サイクルは、コントロールが減少する必要がありますわずかリード慎重にできること、その後instructionssuchをどの段階で2つの命令を行うパイプラインのないclash.Thisをリードするされるサイクルのクロックのアイドルの多くのプロセッサの性能¥

 
これは、質問は非常に大規模な範囲、それは言葉がいくつかだけで答えを与える非常に困難です。

現在、いくつかの古典的な実装からのパイプライン構¥造は、VLIW型/ですハイブリッドのRISC / CISC命令セットプロセッサsupperscaler

私は設定と思う命令とパイプラインでこれらの論文することができます最初からいくつかの

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top