チェスクロックVHDLのコード

[hazwan]

こんにちは皆
私は新人のVHDLのコーディング
メートル私はフィッシャーチェスクロックを
デザインするだから
、 フィッシャーのチェスクロックにVHDLのコードが必要になります
Pls私賛成しましょう。
Bcoz私はこのプロジェクトを完了しているショート
時間。
thankshazwan

 

[lucbra]

学生？

 

[hazwan]

はい、 i'am学生。手伝ってもらえます
か ？

 

[lucbra]

私は学生の宿題をしない傾向がある。
しかし、誰もが知る必要がある...

そこで、このシステムを分析する：
1 。私
は、フィッシャーのチェス クロックと
は 何か知らないが
、 私は一秒の変種/分タイマーを開始/停止/リセットボタン
になります ね。
あなたの入力/
出力を 予¥測する
、 自分のやっている
か ？
入力：
10 ... 50MHzのクロックの範囲で（通常は何か）
リセット（ハードウェアリセット
で はなく、時計をリセットする）
スタートの押しボタン、 、 （おそらく最初の選手の2選手
の 開始を停止することができます）ゲームをリセット停止
他の入力は
、 瞬間
（たとえば 、
表¥示され ていない私には）

出力：
ディスプレイのいくつかの種類（発光ダイオード、液晶ディスプレイ、ビデオ;
）のLED と仮定：簡単なフォームを4 7セグメント
LEDの 表¥示

2 。押しボタンがあるので、システムの必要性
を デバウンスされます。高クロック周波数を' 1
' 2番目のクロック
チック に分割する必要があります。このシステムのハートは
、 クロック自体はカウンターです。次に
、 （ 共通の陰極または共通アノード）は7日までの10進数の値に変換モジュールのいくつかの種類別セグメント情報が必要です。また
、 7 セグメント
ディスプレイ を多重化する（通常のFPGAで行わ/
Oの 少ない
私 の使用を選択することができます。

3 。さらに下の分析：
1つの 。デバウンス回路（ Google
で ）を発見することができます。それについて考える：キー
（ おそらく100msの
） 時代のカップルとゼロから1に切り替えることができます。ので
、 回路を開発する必要
があるでしょうが、 キー入力のサンプルの値
（ サンプリング周波数50
〜 200Hz -
あなたの 分周器の別の出力） 。サンプル
の 場合は
、すべて の入力は同じですし、デバウンス付であることを確認すると
、 入力されています。VHDLの場合
、 この説明を変換するにしてください。

b.デバイダ回路。1つはVHDLの設計の基本的な回路。ffを二分割では
、 すべてを忘れてはいけません。おそらくあなたは
2 の倍数としてのクロック入力を簡略化することができます
か ？

c.は、 簡単にインターネット上で発見することができます16進数
- > 7セグメント：もう一度基本的なモジュールです。

d.最も過酷な部分は
、 秒/分カウンタ：
-どうやって手動でこれを行うと考えることから始める
-第2 = 0 、 10秒= 0 、分= 0 、 10分= 0
-秒=秒 1
-もし秒= 10 、 10秒=秒 1 ;秒= 0
-もし、 10秒= 6 、分=
1 分10秒= 0
= 、分= 0 1 10分-もし分
= 10 、
10 分
-これで
、 スタートの信号を
、 停止有効にすると
、 リセット（難しい）してはならない追加

何 かミスか？

とVHDLのVerilogの宿題のすべての変換を行います。

頑張って