タイミング図-テストベンチ

[AMCC]

こんにちは、

私は図をタイミングドロー私はmのことを探しプログラム。主な目的は、シートのデータが作成します。VHDLのためこれらのタイミングで実装回路図のされます。傷つける場合は、プログラムはtそれは有り得ないもテストベンチを生成

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。しかし、主な目的は）方法です描画（で簡単にできます。

私が見つけた知っている私がSynaptiCADは良好ツールが（最高使用今までタイミングDiagrammer Proとのデータシートは、プロ）が、簡単にと私は探しているものは本当に小さく、ライター（

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と安い。

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）。

このか任意で私を助けることができる体は？

事前にありがとうございます。
ベストはよろしく。

AMCの

 

[Guest]

ザイリンクスののISE WebPACKまたはBaseXは付属してエレガントなタイミング構¥築のツールとしてではないが簡単にするために使用されるようにしたい1。しかしそれは仕事をしません。

 

[Guest]

[No message]

 

[jay_ec_engg]

ハイアルテラはまた、ツールを持っていいと簡単にタイミング...

一つの良いツールがrequiremetnsタイミングによってはウルコードをVHDL得るには、
www.timingtool.com

コードジョーヴェuをするを使ってパッケージ図を、このツールのuをタイミングウル描くことができるだけ...

歓声..