タイミングの問題(スラック)がザイリンクスのシンセについて

G

Guest

Guest
ハイテクすべて

ながら
、 私はiとの私を得るたるみ- 0.658ナノ秒とi失敗している3E FPGAは質素な上に働いている場所やルートを私のポストの場所およびルートのタイミング解析を行う時にはXilinx社のFPGAツールで合成をしています私はこの問題に直面していますがxc3s100eボードです
。<img src=¥"http://www.edaboard.com/images/smiles/icon_cry.gif¥" alt=¥"泣いてまたは非常に悲しい¥" border=¥"0¥" />

私は
、 静的タイミング解析........私は失敗見てきたいくつかの一般的なガイドラインが必要で正確に自分のタイミングを間違ったタイミングアナライザツールで起こっているしかし
、 私のタイミング向上ウィザード.......の指示に従って
、 次の午前......しかし
、 私...............タイミングを満たしていない午前いくつかの方法を私は
、 クリティカルパス上の制約を変更する必要はi ...........タイミングを修正することができますので
、<img src=¥"http://www.edaboard.com/images/smiles/icon_cry.gif¥" alt=¥"泣いてまたは非常に悲しい¥" border=¥"0¥" />

2。ある3Eのボード私は何がcritcalのパスには
、 私のタイミング......差押されているロジックを修正する必要がDCMのと
、 このツールは、DCMのsuppor 334mhzされますを使用して155mhz周波数を生成している質素な任意の最大frequncyサポートされて....

いずれかの私に一般的な手順は、iは
、 この点で.........従うことを示唆することができます
任意のpdfファイルまたは任意のリンクに送信する私.....................してください

よろしく
:Dkil

 
これには少し難しくしようとする場合は
、 ツールに余分なタイミングrequirmentsを与えている。たとえそれがあなたの必要なタイミングを達成することがあります少しの差で失敗します。

 

Welcome to EDABoard.com

Sponsor

Back
Top