Oct 5, 2012 #1 G Galos Guest こんにちは、誰もが予想する人の先行ゼロのverilogコードを手伝ってくれる。その作業は少しトリッキーだ！ヘルプの任意の並べ替えが理解されるであろう...ありがとう
Oct 5, 2012 #2 J j_andr Guest [QUOTEは= Galos; 1147266]こんにちは、誰もが予想する人の先行ゼロのverilogコードを手伝ってくれる。その作業は少しトリッキーだ！ [/引用]グーグル？以下には何が必要ですが、それはトリッキーだと確信していない場合...とかなり速いが、一般的で - '1 'の位置には' iの位置に '入力ベクトルでは'1設定'を出力ベクトルをリセットでは 'i' 'i'の下にあるすべての出力ビットは、[構文は=のverilog]モジュールleading_zero（入力[BIT_W-1：0] D_IN、出力REG [BIT_W-1：0] D_OUT、出力REG [NR_W-1：0] nr_of_zero、出力REG [NR_W-1：0] one_position）; localparam BIT_W = 16、NR_W = LOG2（BIT_W）; REG [BIT_W-1：0] CLR; genvar私は、（i = 0の生成は、i
[QUOTEは= Galos; 1147266]こんにちは、誰もが予想する人の先行ゼロのverilogコードを手伝ってくれる。その作業は少しトリッキーだ！ [/引用]グーグル？以下には何が必要ですが、それはトリッキーだと確信していない場合...とかなり速いが、一般的で - '1 'の位置には' iの位置に '入力ベクトルでは'1設定'を出力ベクトルをリセットでは 'i' 'i'の下にあるすべての出力ビットは、[構文は=のverilog]モジュールleading_zero（入力[BIT_W-1：0] D_IN、出力REG [BIT_W-1：0] D_OUT、出力REG [NR_W-1：0] nr_of_zero、出力REG [NR_W-1：0] one_position）; localparam BIT_W = 16、NR_W = LOG2（BIT_W）; REG [BIT_W-1：0] CLR; genvar私は、（i = 0の生成は、i
