ステートマシンエラー- case文の警告

[tyj0423]

私はに設計されたステートマシンを、proeceeing、ステートマシンのRTLが正しいです。
しかし、シンボル、その私が生成し、エンティティトップconenctそれをでは、RTLのステートマシンは、sub_moduleと同じではないと警告を生成する
警告は、（10272）：case文の警告でcontrolflat.vのHDL Verilogの（112）：ケース項目の表¥現の項目をカバーして値を大文字既に覆われた前

なぜですか？
どのようにすべきiは

 

[Guest]

[No message]

 

[mytechface]

ステートメントを確認し、すべてのケース...あなたがレポートrrorので、少なくともよるかもしれない繰り返して、ケースのいずれかを。

 

[tariq786]

正しくてFSMを符号化ができますか？エンコードされるのホット状態が一意または1？

 

[pev]

すべての状態）が問題を理解する必要が確認することはユニークな（私は。エンコードの再状態をしないするツールsythesisのない問題として、incodedは、それらをどのようにとにかくフィット感を見ている。

読みやすく（状態をお試しに使用する名前をエンコードする-私は）Verilogで行う方法を知って、これを。