シンプリシティ/当シノプシスcontraint

[JayJay]

シノプシス制約スクリプトとシンプリシティの制約スクリプトとの間の変換を行うため、そこに任意のスクリプトはありますか？また、シンプリシティにおける組み合わせ遅延（つまりset_max_delay）を指定するための直接的な方法がないようです。これは本当ですか？私は、仮想クロックにrefereceを使用する必要がありますか？すべてのおかげで、JJ

 

[buzkiller]

実際に、あなたはGUIでグローバル周波数を設定したとき、それはすべてのクロック（ゲーテッドものを除く）と、すべての組み合わせパスに適用されます。よろしく、Buzkiller。

 

[JayJay]

だから私はcombinitorialパスの束を持って言う：パスは7nsのM @ X遅延パスBが5nsのM @×遅延パスCは3nsのメートルシノプシスでこれを指定する@ xは遅延が容易set_max_delayオプションを使用しているを持っている持っています。制約のパスを経由することなく、AとBは、シンプリシティのプロでこれらのパスを制約する最も簡単な方法は何ですか？よろしく、JJ

 

[buzkiller]

（入力パッドから出力パッドまで）完全に組み合わせ、これらのパスであるか、または2つのレジスタとの間で、彼らですか？よろしく、Buzkiller。 [このメッセージが編集されました：2002年4月3日午前1時07分にbuzkiller]

 

[JayJay]

彼らは完全に組み合わせています。よろしく、JJ

 

[buzkiller]

ここSynplifyの7のヘルプファイルからの引用です：クロックの定義は... define_clock制約で内部クロック周波数（内部生成クロック）5.Define。内部クロックのソースによる制約を適用します。ソース：くし。ロジックはにdefine_clockを適用... ：純。 SCOPEのインタフェースで接頭辞：nを使用してください。よろしく、Buzkiller。 [このメッセージが編集されました：2002年4月3日2時21分にbuzkiller]

 

[JayJay]

vertualクロックを定義し、0の入力および出力遅延を代入しようとしたことは適切なSIGは7.16.3。これは、ツールが1つだけの時計とそれのための最適化を見ているようだ。この場合vclockSlowで。制約：下記の制約を参照してください＃＃時計＃define_clock名{clk40}周期25.000高層0落下12.500-clockgroup clk40 define_clock-仮想名{vclockFast}周期10.000高層0フォール5 clockgroup vclocks define_clock - R define_output_delayデフォルト0.00-REF vclockSlow：R＃制約仮想名{vclockSlow}周期20.000高層0落下10 clockgroupは、入力/出力が＃＃I / O制約define_input_delayデフォルト0.00-REF vclockSlowをデフォルト＃＃vclocks REQ / ACK経路define_input_delay {i *はAckIn} 0.00-refのvclockFast：R define_output_delay {O * AckIn} 0.00-refのvclockFast：R define_input_delay {i *はReqIn} 0.00-refのvclockFast：R define_output_delay {O * ReqIn} 0.00-REF vclockFast ：rは、私はここで何かが足りないか？よろしく、JJ

 

[buzkiller]

私は、設計のための唯一の仮想クロックを定義することができると思いますが、それについてはよく分からない。あなたのSDCファイル内の仮想クロックの順序を変更し、今回は "vclockFast"が選ばれたものになるならば、私が正しいと思う。とにかく、なぜあなたはこれらの組み合わせパスの正確な制約を設定したいのですか？限り、あなたはPARの正しい制約を持っているとして、それは、あなたのoverconstraint合成にallrigntだ。よろしく、Buzkiller。