シミュレーション

V

valxiao

Guest
、やあ、みんな
私はModelSimの実行では、ゲートレベルのシミュレーションが発生する問題を、それは次のように表¥示されます:
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rを:../../libs/modelsim_asic/fsc0g_d_sc.v(18445):$セットアップ(negedgeのD&&&〜SELを:2841 psの、posedgeのコレス:3 nsで、267 psの);
時間:3nsの反復:5インスタンス:/../../../../../ reg_coeff_data_reg_210_
-------------------------------------------------- ----------

テストベンチでclkは:永遠#3のCLKのCLK <=〜CLKの;(6nsの)
合成clkは:セット0.9 clk_period 4.8ns *を
セットには、0.4nsをclk_skew
...
とreport_max_pathは:0.006ns
なぜまだreg_coeff_data_reg_210_の違反をしてセットアップを$で?ありがとう!

自衛隊で:
(セル
(CELLTYPE"QDFZCGD")
(例えば../../reg_coeff_data_reg_210_)
(ディレイ
(絶対
(IOPATH CKのよくある質問(0.381:0.381:0.381)(0.346:0.346:0.346))


(TIMINGCHECK
(幅(posedge CK)と(0.258:0.258:0.258))
(幅(negedge CK)と(0.620:0.620:0.620))
(セットアップ(posedge D)は(posedge CK)と(0.276:0.282:0.282))
(セットアップ(negedge D)は(posedge CK)と(0.261:0.267:0.267))
()ホールド-0.103)(posedge Dを)(posedge CK)と(-0.099:-0.103:
()ホールド-0.039)(negedge Dを)(posedge CK)と(-0.037:-0.039:
(セットアップ(posedgeのTD)(posedge CK)と(0.421:0.421:0.421))
(セットアップ(negedgeのTD)(posedge CK)と(0.817:0.817:0.817))
()ホールド(posedgeのTD)(posedge CK)と(-0.192:-0.192:-0.192)
()ホールド(negedgeのTD)(posedge CK)と(-0.155:-0.155:-0.155)
(セットアップ(posedge SEL)を(posedge CK)と(0.783:0.783:0.783))
(セットアップ(negedge SEL)を(posedge CK)と(0.353:0.353:0.353))
()ホールド(posedge SEL)を(posedge CK)と(-0.128:-0.128:-0.128)
()ホールド(negedge SEL)を(posedge CK)と(-0.034:-0.034:-0.034)

)セル内のスタンドアロン
モジュールQDFZCGD(質問、開発は、TDは、CK、SEL)を。
フラグregの/ /通知フラグを
Q出力;
入力Dは、CKは、TD、SELを。
supply1 VCCの。

ワイヤーd_CK、d_D、d_TD、d_SEL;

/ /ファンクションブロック
`保護
bufにg3を(質問、qtの);
dffrsb_udp g2の(Qtは、d1は、d_CKは、VCC、VCCに、フラグ);
mux2_udp G4の(d1は、d_D、d_TD、d_SEL);

/ /は、ブロックを指定する
指定する

/ /モジュールパス遅延
(posedge CKの*>(問:1'bx))=(10.68:16.82:30.00、11.19:17.49:31.13);

/ /セットアップおよびホールド時間
specparamのsetup_D_CK = 9.30;
specparamのhold_D_CK = 0.00;
specparamのsetup_TD_CK = 10.30;
specparamのhold_TD_CK = 0.00;
specparamのsetup_SEL_CK = 8.60;
specparamのhold_SEL_CK = 0.00;
$はposedgeをsetuphold(posedgeのCKの、以下D&&&〜SELを、7.91:13.35:25.21、-2.94:-4.93:-8.41、フラグ、、、d_CK、d_D);
$はnegedgeをsetuphold(posedgeのCKの、以下D&&&〜SELを、6.55:11.99:24.10、-1.46:-2.09:-2.87、フラグ、、、d_CK、d_D);
$は、setuphold posedgeのCKのを(10.87:18.28:36.31 posedge TDを&&SELを、-4.92:-8.14:-14.82、フラグ、、、d_CK、d_TD);
$は、setuphold posedgeのCKのを(22.09:38.87:79.21 negedge TDを&&SELを、-7.51:-9.99:-14.21、フラグ、、、d_CK、d_TD);
$は、setuphold(posedgeのCKのを、posedge SELを、22.58:38.87:78.10 -4.92:-7.64:-13.35、フラグ、、、d_CK、d_SEL);
$は、setuphold(posedgeのCKのを、negedge SELを、11.61:19.14:35.81 -1.59:-2.59:-3.36、フラグ、、、d_CK、d_SEL);

/ /最小パルス幅
specparamのmpw_pos_CK = 15.64;
specparamのmpw_neg_CK = 17.40;
$幅(posedgeのCKの、6.87:12.53:25.83、0、フラグ);
$幅(negedgeのCKの、17.95:30.51:62.04、0、フラグ);
endspecify
`endprotect
endmodule
`endcelldefine

使用合成は、ある私は"set_fix_hold CLKの"

 
あなたは違反を確認するツールのSTA必要があります実行します。

 
、こんにちは
チェック満たされているタイミングは場合にSTAを最初に使用。
する外出先で、自衛隊を変更する手動でPLSのファイルはまだ場合は、ではなく、

 
違反がエッジを最初に発生で立上りクロック。ルックスでは、セットアップでテストベンチの問題をいくつか。どのように設計しない入力端子をあなたが運転?
通常最良の方法はこの種の問題をデバッグするに起こる違反がポイントにダンプ波形とチェックの時間。
GUIのネットリストはNanDigitsからデバッグGOFのツールをネットですレベルのゲートは非常に便利でデバッグします。これは、セルを違反することができます分離し、違反ルートのセルまでの入力をのトレース。
ロジックの分離戦利品を乗り回路部分で
http://www.nandigits.com/partial_schematic.htm
また、nWaveノーヴァスのしておりインターフェイスにGtkwave。
http://www.nandigits.com/waveform_restore.htm

この情報がお役に立てば幸いです。

ナンディ
www.nandigits.com
ネットデバッグ/エコは、GUIモードで

 
こんにちは、

セットアップツールが報告されたによると、3nsの場合で変更されたデータは、で2.841ns、クロックの上昇と、。要件をとしてセットアップFFはいる0.267ns、そこviolatoinです(2.841 0.267から3)のセットアップ。

ベースはあなたに説明、それは3nsのように見えること6nsので必要クロックが上昇し、できません。

よろしくお願いいたします。
神奈川ハン

 

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