シミュレーションをするとき投稿に失敗問題を解決する方法

O

owen_li

Guest
私はVCSをRTLの使用してデザインを私の検証した。そして、その機能¥はOKです。デザインをした後に私の私が合成され、それがシミュレーションネットリストに失敗します。さて、確認してください私はどうやって?ありがとうございました!

 
こんにちは、

UはコードをRTLのあなたの必要を確認します。
たぶんuは等又は不完全な感度リスト時間遅延して使用される非合成コードなどの初期または

Uは本のVerilogから任意の情報をすることができます得るものです。

私の個人的なアドバイスコードを書くのRTL。
常に考えてハードウェアと思う同期設計。

ホープは役立ちます。

 
ハイ

作業する場合ポストしないシミュレーションは、まだuはFPGAにすることができますダウンロードして試してみる。かどうか確認の作業か。ダウンロードする前に、満たされていることを確認、すべてのタイミングは、あなたの。

最高て試してみて...とすべての。

感謝

 
ツールで合成チェック解析チェックをあなたのデザインのタイミングをタイミングウルネットが通過するかどうかは、最初のチェックを。

ウルのデザイン機能¥が.........合成のために可能¥性があります失敗のタイミング違反後ウルデザイン

それをチェックします。

 

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