シミュレーションの質問にVerilogの基本的な>

[eruisi]

1364年IEEE規格、それが言う次のコードを
コード：

モジュールのテスト;

線のp;

レッグqを;= qはpを割り当てます。

初期の開始

はq = 1;

＃1はq = 0;

$表¥示（"時：％tは、値は％fを¥¥ n"の、$リアルタイムは、pである）;

終了

endmodule

 

[Guest]

[No message]

 

[semiconductorman]

はい、"＃1はq = 0;"ステートメントはブロックされます。しかし、値はpであるプリントアウトされていないここにqはので@はこの契約、あなたが"割り当てp = q"は、常に書面で、又はそれがsponsいるように、スレッドspearateでのverilogですが条件を等価（qは）は、p = qが;右？ときにこれを行うには、print文はPに役割を表¥わすqがされた後に可能¥性がありますまたはP実行されるデルタへのサイクルを割り当てられているqは前にそれはそれだからこそ、予¥測できないことがあるにも割り当てられている後にqはpの値を場合置くあなたが遅延よりも、この印刷前に印刷されます常に正常に動作する。遅延の値を割り当てる印刷されます常に印刷は、pにqをpの前に割り当てられてqが入れ、他の場合は場合を回避する方法。