シノプシスのDesign Compilerで私を助けて

R

ramesh441

Guest
私はsynopsusのDesign Compilerで私のverilogコードを合成しています。私は、シノプシスのデフォルトiybraryを（/ SYN / libから）を使用しています。私は、ネットリストで生成されたゲートのいくつかのW / L値をchaneしたいと思います。どのように私はそれを行うことができます？いずれかが言うことができますか？？ラメスは、あなたに感謝
 
こんにちはラメスは私はDCは、ゲートレベルへのverilogコードを変換するために使用することができます任意のライブラリを提供しますかどうか分かりません。 uが低い、または高い技術を使用する場合は、トランジスタサイズ（W / L）比はposssibleです。ライブラリFRM TSMCやUMCまたはST
 
あなたは、物理合成をハイramesh441を実行していますか？私が知っているようにW / Lは、物理ライブラリのパラメータです。あなたは何を変更したいですか？タイミング、面積、最大負荷？自己ベスト、Syswip、 http://syswip.com/
 
DCは、私たちが合成するため、このライブラリを追加しているclass.db＆class.libという名前は、このフォルダ内の "synopsys_INSTALLATION_DIR/Synthesys-Y-2006.06-SP4/libraries/syn /"のライブラリが含まれています。我々はこれを使用することができます。または我々は、ラメシュ、ちょうどあなたに感謝ケイデンスのGPDKのようにネットから任意のフリーのライブラリを取得することができます
 
こんにちはラメシュ私はuが250 nm以上のような古い技術のために行くことができればと思い、uは無料版を見つけることができるチャンスがあります。ちょうどそれをGoogleや技術プロバイダーのウェブサイトをチェックしてみてください。 BR SING
 
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