システムVerilogの構造体および共用体の違い

[polu]

HI、誰かがシステムVerilogおよび両方の存在理由で、構造体と共用体の違いを説明できる。 Thanx。

 

[deepu_s_s]

こんにちは..組合は一度だけシミュレートされています。彼らは一般的な値など、いくつかの思い出を、intializingために使用されている..彼らはC言語にあったような構造は同じ有用持っている