O
omara007
Guest
私は私の合成プロセスを開始して以来、こんにちは人はそれ、今はほとんど2時間されている！！ ..私は問題があるように感じる！ ..私は20から30分の周りの最大実行時間を期待していた。それはちょうど合成だ！ ..ない完全なビット生成のプロセス！私は一つのことに疑義を持っている..私のデザインで、私は一つの大きな組み合わせプロセス（つまりプロセスをクロッキングされません）が含まれている1（VHDL）モジュールを備えています。私はラッチとして解釈されるように、このプロセス内のコードのいくつかを期待しています..これは、FPGAの合成に問題になるだろうか？ ..あなたはこのプロセスから生成されるべき回路を見れば、実際には、あなたは、それが接続されている外側のブロックが登録して入力/出力を見つけるでしょう。私はすべての無駄なクロックサイクルを必要にしているとして、そのために、私は、それをクロックインプロセスにしなかった。点を助けてください。