ザイリンクスFPGAと

[Guest]

こんにちはすべて、
私はリストに午前、新しい、最後に私の知恵の。私はxc4020午前中ザイリンクス古い圧力を完了するデザインをターゲットに。これはデザインのレガシーへのアップグレードされる部分です。ですが、専用のPCをため使用して私は1つのデバイスのみ、これらのロードでコンパイルするソ¥フトウェア！
私は4.2のISE午前使用してOrCad 9.1とザイリンクス。synthesysツールはレオナルドです。デザインは、VHDLを使用して行われます。問題は、コンパイル来るシミュレートするとき、および。私は得るようなエラーが
：エラー：[Load047]はポートが'a_in6は'が見つかりませんエンティティ'RDBK_MUX2を
（これはシミュレートするリードのいずれかの私のマルチプレクサ）エラーしようとするメッセージが表¥示さとき、またはコンパイルします。個々のブロックのVHDLの任意の不思議、これを行うにしない場合は、完全なデザインだけで。
私は接続と思います）上記のようなエラーが（バスが言って私をしない私は、すなわちa_inを、彼らがそこにあるすべての、コード定義されています。
すべてのについては、この人の任意のアイデアからぼんやりと何遠い過去？
すべてのヘルプは感謝して受け取った。
種類よろしく
ジェフ

 

[jhallows]

すべてのコンポーネントが実装されます。）の場合10.3（使用高いことができますバージョンをのorcadだ我々は4.2をサポートしてredisigned libをする場合は、可能¥性がありますので、運が良いです。

またorcadデバイスザイリンクスのピンが嫌い重複しています図のように2つのブロックのVHDLをした場合、あなたがピンをポート変更することがある。

 

[Guest]

[No message]

 

[Guest]

することができます私たちはしてください参照してくださいコードは？

 

[tkbits]

いくつかのシミュレータは、"ないインスタンスが正常にサポートして"直接いない場合でも合成ツールはありません。

インスタンス化をする場合、直接使用してあなたが、あなたは、エンティティごとに再実行することがあります必要のある利用可能¥なコードを使用してどのようなポートの信号が定義するために古いと複数の宣言を面倒""コンポーネントです。

設計した場合全体の宣言は、コンポーネントがなくなった、それをシミュレートないかもしれないことを示すことだったデザインが。デザインはプロービングのためのピンをスペアに信号を内部もたらすアウトによってデバッグされている場合があります。

だから代わりに、
コード：

U_XYZ：エンティティmyEntityポートマップ（=> b）;